JPH0297060A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0297060A JPH0297060A JP63249267A JP24926788A JPH0297060A JP H0297060 A JPH0297060 A JP H0297060A JP 63249267 A JP63249267 A JP 63249267A JP 24926788 A JP24926788 A JP 24926788A JP H0297060 A JPH0297060 A JP H0297060A
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- oxide film
- thermal oxide
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Landscapes
- Element Separation (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は半導体装置たとえば相補型ＭＯ５集積回路の製
造方法に関するものである。
造方法に関するものである。
従来の技術
近年、半導体装置として低消費電力という利点から相補
型ＭＯ３集積回路の重要性が高まっている。
型ＭＯ３集積回路の重要性が高まっている。
以下に相補型ＭＯＳ集積回路の特長であるウェル領域と
活性領域の分離を形成する従来例の製造方法について説
明する。
活性領域の分離を形成する従来例の製造方法について説
明する。
第２図（ａ）〜（ｄ）は従来の相補型ＭＯ８集積回路に
おけるウェル領域と活性領域分離の製造方法を示す工程
図である。第２図において、１はｎ型シリコン基板、２
は熱酸化膜、３はシリコン窒化膜、４はｐ型ウェル領域
、５はフォトレジストマスクである。まず、第２図（ａ
）に示すように、ｎ型シリコン基板１にフォトマスクと
ｐ型不純物のイオン注入でｐ型不純物領域を形成した後
、この不純物を熱拡散させてｐ型ウェル４を形成する。
おけるウェル領域と活性領域分離の製造方法を示す工程
図である。第２図において、１はｎ型シリコン基板、２
は熱酸化膜、３はシリコン窒化膜、４はｐ型ウェル領域
、５はフォトレジストマスクである。まず、第２図（ａ
）に示すように、ｎ型シリコン基板１にフォトマスクと
ｐ型不純物のイオン注入でｐ型不純物領域を形成した後
、この不純物を熱拡散させてｐ型ウェル４を形成する。
次に、ｎ型シリコン基板１の表面に熱酸化によるシリコ
ン酸化膜２およびシリコン窒化膜３を順次形成する。次
に、第２図（ｂ）に示すように、フォトレジストマスク
５を形成し、シリコン窒化膜３およびシリコン酸化膜２
をエツチングする。次に、第２図（ｃ）に示すように、
フォトレジストを除去した後、さらに熱酸化を行って活
性領域以外に厚い熱酸化膜２ａを形成する。そしてこの
後、第２図（ｄ）に示すように、シリコン窒化膜３およ
びシリコン酸化膜２を除去することにより、活性領域の
みを露出させて相補型ＭＯ８集積回路の基本構造部分を
得ていた。
ン酸化膜２およびシリコン窒化膜３を順次形成する。次
に、第２図（ｂ）に示すように、フォトレジストマスク
５を形成し、シリコン窒化膜３およびシリコン酸化膜２
をエツチングする。次に、第２図（ｃ）に示すように、
フォトレジストを除去した後、さらに熱酸化を行って活
性領域以外に厚い熱酸化膜２ａを形成する。そしてこの
後、第２図（ｄ）に示すように、シリコン窒化膜３およ
びシリコン酸化膜２を除去することにより、活性領域の
みを露出させて相補型ＭＯ８集積回路の基本構造部分を
得ていた。
発明が解決しようとする課題
上記従来の製造方法によれば、ウェル領域形成時の不純
物の横方向の拡がりおよびウェル領域と活性領域分離マ
スクとのマスク合わせ余裕が相補型ＭＯ５集積回路の微
細化を図る上で障害となっている。
物の横方向の拡がりおよびウェル領域と活性領域分離マ
スクとのマスク合わせ余裕が相補型ＭＯ５集積回路の微
細化を図る上で障害となっている。
そこで、本発明は上記課題を解消し得る半導体装置の製
造方法を提供することを目的とする。
造方法を提供することを目的とする。
課題を解決するための手段
上記課題を解決するため、本発明の半導体装置の製造方
法は、半導体基板に第１の熱酸化により第１熱酸化膜を
形成した後不純物イオンを注入する工程と、前記不純物
を熱拡散した後、活性領域を分離するためのフォトレジ
ストマスクを形成する工程と、前記フォトレジストマス
クで前記第１熱酸化膜をエツチングした後、半導体基板
を少なくとも前記不純物の拡散深さより深くエツチング
して溝を形成する工程と、前記フォトレジストを除去し
た後第２の熱酸化により第２熱酸化膜を形成する工程と
、異方性ドライエツチングにより、前記溝の側面にのみ
第２熱酸化膜を残すように前記第２熱酸化膜をエツチン
グする工程を有する製造方法である。
法は、半導体基板に第１の熱酸化により第１熱酸化膜を
形成した後不純物イオンを注入する工程と、前記不純物
を熱拡散した後、活性領域を分離するためのフォトレジ
ストマスクを形成する工程と、前記フォトレジストマス
クで前記第１熱酸化膜をエツチングした後、半導体基板
を少なくとも前記不純物の拡散深さより深くエツチング
して溝を形成する工程と、前記フォトレジストを除去し
た後第２の熱酸化により第２熱酸化膜を形成する工程と
、異方性ドライエツチングにより、前記溝の側面にのみ
第２熱酸化膜を残すように前記第２熱酸化膜をエツチン
グする工程を有する製造方法である。
作 用
上記半導体装置の製造方法によれば、不純物の拡散領域
の周囲にエツチングにより溝を形成した後、この溝の側
面に分離用酸化膜を形成したので、従来の不純物のウェ
ル領域の横方向への拡がりがなくなるとともに、活性領
域分離をマスク合わせ工程を必要とすることなく自己整
合で形成でき、したがって、半導体装置の微細化を図る
ことができる。
の周囲にエツチングにより溝を形成した後、この溝の側
面に分離用酸化膜を形成したので、従来の不純物のウェ
ル領域の横方向への拡がりがなくなるとともに、活性領
域分離をマスク合わせ工程を必要とすることなく自己整
合で形成でき、したがって、半導体装置の微細化を図る
ことができる。
実施例
以下、本発明の一実施例を第１図ｔａ＋〜（ｄ）に基づ
き説明する。
き説明する。
まず、第１図（ａｌに示すようにｎ型シリコン基板１１
を熱酸化してシリコン酸化膜（第１熱酸化膜）１２を１
００ｆｌ程度の厚さでもって成長させ１次に不純物イオ
ントシテＢ＋を５ＱＫｅＶで１×１０１２〜１０Ｉ３ａ
ｎ ”−”程度注入する。次に、第１図（ｂｌに示すよ
うに、前記Ｂ＋を１２００℃で熱拡散させて深さ３〜４
μｍ程度のｐ型拡散層１３を形成した後、ｐ型ウェル領
域を限定するフォトレジストマスク１４を形成する。
を熱酸化してシリコン酸化膜（第１熱酸化膜）１２を１
００ｆｌ程度の厚さでもって成長させ１次に不純物イオ
ントシテＢ＋を５ＱＫｅＶで１×１０１２〜１０Ｉ３ａ
ｎ ”−”程度注入する。次に、第１図（ｂｌに示すよ
うに、前記Ｂ＋を１２００℃で熱拡散させて深さ３〜４
μｍ程度のｐ型拡散層１３を形成した後、ｐ型ウェル領
域を限定するフォトレジストマスク１４を形成する。
次に、第１図ｆｃｌに示すようにシリコン酸化膜１２を
エツチングし、さらにｎ型シリコン基板１１を少なくと
もｐ型拡散層の深さより深くエツチングして溝１５を形
成する。この時、前記フォトレジストマスク１４がシリ
コン酸化膜１２に転写され、このシリコン酸化膜１２が
ｎ型シリコン基板１１をエツチングする時のマスクとな
る。この処理でｐ型ウェル領域１３ａが画定される。次
に、第１図（ｄｌに示すように、フォトレジスト除去後
、再び熱酸化により熱酸化膜（第２熱酸化膜）１６を８
００ｎｍ程度成長させる。次に、第１図（ｅｌに示すよ
うに、異方性ドライエツチングによってこの熱酸化膜１
６をエツチングして活性領域を露出させる。この時、シ
リコン基板１１をエツチングしてできた溝１５の側面に
のみ熱酸化膜１６を残す。したがって、ｐ型ウェルはｎ
型シリコン基板１１の白部分に形成されることになる。
エツチングし、さらにｎ型シリコン基板１１を少なくと
もｐ型拡散層の深さより深くエツチングして溝１５を形
成する。この時、前記フォトレジストマスク１４がシリ
コン酸化膜１２に転写され、このシリコン酸化膜１２が
ｎ型シリコン基板１１をエツチングする時のマスクとな
る。この処理でｐ型ウェル領域１３ａが画定される。次
に、第１図（ｄｌに示すように、フォトレジスト除去後
、再び熱酸化により熱酸化膜（第２熱酸化膜）１６を８
００ｎｍ程度成長させる。次に、第１図（ｅｌに示すよ
うに、異方性ドライエツチングによってこの熱酸化膜１
６をエツチングして活性領域を露出させる。この時、シ
リコン基板１１をエツチングしてできた溝１５の側面に
のみ熱酸化膜１６を残す。したがって、ｐ型ウェルはｎ
型シリコン基板１１の白部分に形成されることになる。
すなわち、凸部にＮチャネルトランジスタ凹部にＰチャ
ネルトランジスタが形成されることになる。
ネルトランジスタが形成されることになる。
なお、上記実施例においては、ｐ型ウェルを形成したが
、勿論ｎ型ウェルを形成してもよい。
、勿論ｎ型ウェルを形成してもよい。
発明の効果
以上のように本発明の半導体装置の製造方法によれば、
たとえば相補型ＭＯ８集積回路におけるウェル領域の横
方向への拡がりがなくなるとともに、活性領域分離をマ
スク合わせ工程のない自己整合で形成することができ、
したがって集積回路すなわち半導体装置の一層の微細化
を図ることができる。
たとえば相補型ＭＯ８集積回路におけるウェル領域の横
方向への拡がりがなくなるとともに、活性領域分離をマ
スク合わせ工程のない自己整合で形成することができ、
したがって集積回路すなわち半導体装置の一層の微細化
を図ることができる。
第１図ｆａ）〜（ｅ）は本発明の一実施例における半導
体装置の製造方法を示す工程図、第２図（ａｌ〜（ｄｌ
は従来例における半導体装置の製造方法を示す工程図で
ある。 １１・・・シリコン基板、１２・・・シリコン酸化膜、
１３・・・拡ｉＢｔ 層、 １３ａ・・・ウェル、１４
・・・フォトレジストマスク、１５・・・溝、１６・・
・熱酸化膜。
体装置の製造方法を示す工程図、第２図（ａｌ〜（ｄｌ
は従来例における半導体装置の製造方法を示す工程図で
ある。 １１・・・シリコン基板、１２・・・シリコン酸化膜、
１３・・・拡ｉＢｔ 層、 １３ａ・・・ウェル、１４
・・・フォトレジストマスク、１５・・・溝、１６・・
・熱酸化膜。
Claims (1)
- １、半導体基板に第１の熱酸化により第１熱酸化膜を形
成した後不純物イオンを注入する工程と、前記不純物を
熱拡散した後、活性領域分離用フォトレジストマスクを
形成する工程と、前記第１熱酸化膜を選択的にエッチン
グした後、半導体基板を少なくとも前記不純物の拡散深
さより深くエッチングして溝を形成する工程と、前記フ
ォトレジストを除去した後第２の熱酸化により第２熱酸
化膜を形成する工程と、異方性ドライエッチングにより
、前記溝の側面にのみ第２熱酸化膜を残すように前記第
２熱酸化膜をエッチングする工程を有する半導体装置の
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63249267A JPH0297060A (ja) | 1988-10-03 | 1988-10-03 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63249267A JPH0297060A (ja) | 1988-10-03 | 1988-10-03 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0297060A true JPH0297060A (ja) | 1990-04-09 |
Family
ID=17190424
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63249267A Pending JPH0297060A (ja) | 1988-10-03 | 1988-10-03 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0297060A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007294857A (ja) * | 2006-03-28 | 2007-11-08 | Elpida Memory Inc | 半導体装置及びその製造方法 |
-
1988
- 1988-10-03 JP JP63249267A patent/JPH0297060A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007294857A (ja) * | 2006-03-28 | 2007-11-08 | Elpida Memory Inc | 半導体装置及びその製造方法 |
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