JPH0297060A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH0297060A JPH0297060A JP63249267A JP24926788A JPH0297060A JP H0297060 A JPH0297060 A JP H0297060A JP 63249267 A JP63249267 A JP 63249267A JP 24926788 A JP24926788 A JP 24926788A JP H0297060 A JPH0297060 A JP H0297060A
- Authority
- JP
- Japan
- Prior art keywords
- oxide film
- thermal oxide
- groove
- impurity
- thermal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 19
- 238000004519 manufacturing process Methods 0.000 title claims description 13
- 239000012535 impurity Substances 0.000 claims abstract description 16
- 238000000034 method Methods 0.000 claims abstract description 15
- 229920002120 photoresistant polymer Polymers 0.000 claims abstract description 14
- 239000000758 substrate Substances 0.000 claims abstract description 13
- 238000005530 etching Methods 0.000 claims abstract description 12
- 230000003647 oxidation Effects 0.000 claims abstract description 9
- 238000007254 oxidation reaction Methods 0.000 claims abstract description 9
- 238000009792 diffusion process Methods 0.000 claims abstract description 5
- 150000002500 ions Chemical class 0.000 claims abstract description 4
- 238000002955 isolation Methods 0.000 claims description 6
- 238000001312 dry etching Methods 0.000 claims description 3
- 230000000295 complement effect Effects 0.000 abstract description 8
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 8
- 229910052814 silicon oxide Inorganic materials 0.000 description 8
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 7
- 229910052710 silicon Inorganic materials 0.000 description 7
- 239000010703 silicon Substances 0.000 description 7
- 229910052581 Si3N4 Inorganic materials 0.000 description 4
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
Landscapes
- Element Separation (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は半導体装置たとえば相補型MO5集積回路の製
造方法に関するものである。
造方法に関するものである。
従来の技術
近年、半導体装置として低消費電力という利点から相補
型MO3集積回路の重要性が高まっている。
型MO3集積回路の重要性が高まっている。
以下に相補型MOS集積回路の特長であるウェル領域と
活性領域の分離を形成する従来例の製造方法について説
明する。
活性領域の分離を形成する従来例の製造方法について説
明する。
第2図(a)〜(d)は従来の相補型MO8集積回路に
おけるウェル領域と活性領域分離の製造方法を示す工程
図である。第2図において、1はn型シリコン基板、2
は熱酸化膜、3はシリコン窒化膜、4はp型ウェル領域
、5はフォトレジストマスクである。まず、第2図(a
)に示すように、n型シリコン基板1にフォトマスクと
p型不純物のイオン注入でp型不純物領域を形成した後
、この不純物を熱拡散させてp型ウェル4を形成する。
おけるウェル領域と活性領域分離の製造方法を示す工程
図である。第2図において、1はn型シリコン基板、2
は熱酸化膜、3はシリコン窒化膜、4はp型ウェル領域
、5はフォトレジストマスクである。まず、第2図(a
)に示すように、n型シリコン基板1にフォトマスクと
p型不純物のイオン注入でp型不純物領域を形成した後
、この不純物を熱拡散させてp型ウェル4を形成する。
次に、n型シリコン基板1の表面に熱酸化によるシリコ
ン酸化膜2およびシリコン窒化膜3を順次形成する。次
に、第2図(b)に示すように、フォトレジストマスク
5を形成し、シリコン窒化膜3およびシリコン酸化膜2
をエツチングする。次に、第2図(c)に示すように、
フォトレジストを除去した後、さらに熱酸化を行って活
性領域以外に厚い熱酸化膜2aを形成する。そしてこの
後、第2図(d)に示すように、シリコン窒化膜3およ
びシリコン酸化膜2を除去することにより、活性領域の
みを露出させて相補型MO8集積回路の基本構造部分を
得ていた。
ン酸化膜2およびシリコン窒化膜3を順次形成する。次
に、第2図(b)に示すように、フォトレジストマスク
5を形成し、シリコン窒化膜3およびシリコン酸化膜2
をエツチングする。次に、第2図(c)に示すように、
フォトレジストを除去した後、さらに熱酸化を行って活
性領域以外に厚い熱酸化膜2aを形成する。そしてこの
後、第2図(d)に示すように、シリコン窒化膜3およ
びシリコン酸化膜2を除去することにより、活性領域の
みを露出させて相補型MO8集積回路の基本構造部分を
得ていた。
発明が解決しようとする課題
上記従来の製造方法によれば、ウェル領域形成時の不純
物の横方向の拡がりおよびウェル領域と活性領域分離マ
スクとのマスク合わせ余裕が相補型MO5集積回路の微
細化を図る上で障害となっている。
物の横方向の拡がりおよびウェル領域と活性領域分離マ
スクとのマスク合わせ余裕が相補型MO5集積回路の微
細化を図る上で障害となっている。
そこで、本発明は上記課題を解消し得る半導体装置の製
造方法を提供することを目的とする。
造方法を提供することを目的とする。
課題を解決するための手段
上記課題を解決するため、本発明の半導体装置の製造方
法は、半導体基板に第1の熱酸化により第1熱酸化膜を
形成した後不純物イオンを注入する工程と、前記不純物
を熱拡散した後、活性領域を分離するためのフォトレジ
ストマスクを形成する工程と、前記フォトレジストマス
クで前記第1熱酸化膜をエツチングした後、半導体基板
を少なくとも前記不純物の拡散深さより深くエツチング
して溝を形成する工程と、前記フォトレジストを除去し
た後第2の熱酸化により第2熱酸化膜を形成する工程と
、異方性ドライエツチングにより、前記溝の側面にのみ
第2熱酸化膜を残すように前記第2熱酸化膜をエツチン
グする工程を有する製造方法である。
法は、半導体基板に第1の熱酸化により第1熱酸化膜を
形成した後不純物イオンを注入する工程と、前記不純物
を熱拡散した後、活性領域を分離するためのフォトレジ
ストマスクを形成する工程と、前記フォトレジストマス
クで前記第1熱酸化膜をエツチングした後、半導体基板
を少なくとも前記不純物の拡散深さより深くエツチング
して溝を形成する工程と、前記フォトレジストを除去し
た後第2の熱酸化により第2熱酸化膜を形成する工程と
、異方性ドライエツチングにより、前記溝の側面にのみ
第2熱酸化膜を残すように前記第2熱酸化膜をエツチン
グする工程を有する製造方法である。
作 用
上記半導体装置の製造方法によれば、不純物の拡散領域
の周囲にエツチングにより溝を形成した後、この溝の側
面に分離用酸化膜を形成したので、従来の不純物のウェ
ル領域の横方向への拡がりがなくなるとともに、活性領
域分離をマスク合わせ工程を必要とすることなく自己整
合で形成でき、したがって、半導体装置の微細化を図る
ことができる。
の周囲にエツチングにより溝を形成した後、この溝の側
面に分離用酸化膜を形成したので、従来の不純物のウェ
ル領域の横方向への拡がりがなくなるとともに、活性領
域分離をマスク合わせ工程を必要とすることなく自己整
合で形成でき、したがって、半導体装置の微細化を図る
ことができる。
実施例
以下、本発明の一実施例を第1図ta+〜(d)に基づ
き説明する。
き説明する。
まず、第1図(alに示すようにn型シリコン基板11
を熱酸化してシリコン酸化膜(第1熱酸化膜)12を1
00fl程度の厚さでもって成長させ1次に不純物イオ
ントシテB+を5QKeVで1×1012〜10I3a
n ”−”程度注入する。次に、第1図(blに示すよ
うに、前記B+を1200℃で熱拡散させて深さ3〜4
μm程度のp型拡散層13を形成した後、p型ウェル領
域を限定するフォトレジストマスク14を形成する。
を熱酸化してシリコン酸化膜(第1熱酸化膜)12を1
00fl程度の厚さでもって成長させ1次に不純物イオ
ントシテB+を5QKeVで1×1012〜10I3a
n ”−”程度注入する。次に、第1図(blに示すよ
うに、前記B+を1200℃で熱拡散させて深さ3〜4
μm程度のp型拡散層13を形成した後、p型ウェル領
域を限定するフォトレジストマスク14を形成する。
次に、第1図fclに示すようにシリコン酸化膜12を
エツチングし、さらにn型シリコン基板11を少なくと
もp型拡散層の深さより深くエツチングして溝15を形
成する。この時、前記フォトレジストマスク14がシリ
コン酸化膜12に転写され、このシリコン酸化膜12が
n型シリコン基板11をエツチングする時のマスクとな
る。この処理でp型ウェル領域13aが画定される。次
に、第1図(dlに示すように、フォトレジスト除去後
、再び熱酸化により熱酸化膜(第2熱酸化膜)16を8
00nm程度成長させる。次に、第1図(elに示すよ
うに、異方性ドライエツチングによってこの熱酸化膜1
6をエツチングして活性領域を露出させる。この時、シ
リコン基板11をエツチングしてできた溝15の側面に
のみ熱酸化膜16を残す。したがって、p型ウェルはn
型シリコン基板11の白部分に形成されることになる。
エツチングし、さらにn型シリコン基板11を少なくと
もp型拡散層の深さより深くエツチングして溝15を形
成する。この時、前記フォトレジストマスク14がシリ
コン酸化膜12に転写され、このシリコン酸化膜12が
n型シリコン基板11をエツチングする時のマスクとな
る。この処理でp型ウェル領域13aが画定される。次
に、第1図(dlに示すように、フォトレジスト除去後
、再び熱酸化により熱酸化膜(第2熱酸化膜)16を8
00nm程度成長させる。次に、第1図(elに示すよ
うに、異方性ドライエツチングによってこの熱酸化膜1
6をエツチングして活性領域を露出させる。この時、シ
リコン基板11をエツチングしてできた溝15の側面に
のみ熱酸化膜16を残す。したがって、p型ウェルはn
型シリコン基板11の白部分に形成されることになる。
すなわち、凸部にNチャネルトランジスタ凹部にPチャ
ネルトランジスタが形成されることになる。
ネルトランジスタが形成されることになる。
なお、上記実施例においては、p型ウェルを形成したが
、勿論n型ウェルを形成してもよい。
、勿論n型ウェルを形成してもよい。
発明の効果
以上のように本発明の半導体装置の製造方法によれば、
たとえば相補型MO8集積回路におけるウェル領域の横
方向への拡がりがなくなるとともに、活性領域分離をマ
スク合わせ工程のない自己整合で形成することができ、
したがって集積回路すなわち半導体装置の一層の微細化
を図ることができる。
たとえば相補型MO8集積回路におけるウェル領域の横
方向への拡がりがなくなるとともに、活性領域分離をマ
スク合わせ工程のない自己整合で形成することができ、
したがって集積回路すなわち半導体装置の一層の微細化
を図ることができる。
第1図fa)〜(e)は本発明の一実施例における半導
体装置の製造方法を示す工程図、第2図(al〜(dl
は従来例における半導体装置の製造方法を示す工程図で
ある。 11・・・シリコン基板、12・・・シリコン酸化膜、
13・・・拡iBt 層、 13a・・・ウェル、14
・・・フォトレジストマスク、15・・・溝、16・・
・熱酸化膜。
体装置の製造方法を示す工程図、第2図(al〜(dl
は従来例における半導体装置の製造方法を示す工程図で
ある。 11・・・シリコン基板、12・・・シリコン酸化膜、
13・・・拡iBt 層、 13a・・・ウェル、14
・・・フォトレジストマスク、15・・・溝、16・・
・熱酸化膜。
Claims (1)
- 1、半導体基板に第1の熱酸化により第1熱酸化膜を形
成した後不純物イオンを注入する工程と、前記不純物を
熱拡散した後、活性領域分離用フォトレジストマスクを
形成する工程と、前記第1熱酸化膜を選択的にエッチン
グした後、半導体基板を少なくとも前記不純物の拡散深
さより深くエッチングして溝を形成する工程と、前記フ
ォトレジストを除去した後第2の熱酸化により第2熱酸
化膜を形成する工程と、異方性ドライエッチングにより
、前記溝の側面にのみ第2熱酸化膜を残すように前記第
2熱酸化膜をエッチングする工程を有する半導体装置の
製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63249267A JPH0297060A (ja) | 1988-10-03 | 1988-10-03 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63249267A JPH0297060A (ja) | 1988-10-03 | 1988-10-03 | 半導体装置の製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0297060A true JPH0297060A (ja) | 1990-04-09 |
Family
ID=17190424
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP63249267A Pending JPH0297060A (ja) | 1988-10-03 | 1988-10-03 | 半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0297060A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007294857A (ja) * | 2006-03-28 | 2007-11-08 | Elpida Memory Inc | 半導体装置及びその製造方法 |
-
1988
- 1988-10-03 JP JP63249267A patent/JPH0297060A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007294857A (ja) * | 2006-03-28 | 2007-11-08 | Elpida Memory Inc | 半導体装置及びその製造方法 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP2521611B2 (ja) | ツインウェルを有するcmosの製造方法 | |
JP2003273010A (ja) | 活性領域限定用アラインキーを有する半導体素子及びその製造方法 | |
JPH1065019A (ja) | Cmosデバイスの製造方法 | |
JPH0297060A (ja) | 半導体装置の製造方法 | |
JPS60149149A (ja) | 半導体装置の製造方法 | |
KR100465606B1 (ko) | 반도체소자의 삼중웰 제조방법 | |
JPH03262154A (ja) | BiCMOS型半導体集積回路の製造方法 | |
JP2904068B2 (ja) | 半導体装置の製造方法 | |
JP3041860B2 (ja) | Mis型トランジスタの製造方法 | |
JP3309529B2 (ja) | 半導体装置の製造方法 | |
JPH0387060A (ja) | 半導体装置の製造方法 | |
JP2953915B2 (ja) | 半導体集積回路装置及びその製造方法 | |
KR100214535B1 (ko) | 엘디디 구조 모스 트랜지스터 제조방법 | |
JPH04219956A (ja) | 半導体装置の製造方法 | |
JPH0479336A (ja) | 半導体装置の製造方法 | |
JP2571449B2 (ja) | バイポーラicの製造方法 | |
JPH11274491A (ja) | 半導体装置及びその製造方法 | |
JPH06188259A (ja) | 半導体装置の製造方法 | |
JPS58149A (ja) | 半導体装置 | |
JPH04259254A (ja) | Cmos半導体装置の製造方法 | |
JPS61193452A (ja) | 半導体装置の製造方法 | |
JPS62166565A (ja) | 半導体装置の製造方法 | |
JP2002083879A (ja) | 半導体装置の製造方法 | |
JPH01265554A (ja) | 半導体装置の製造方法 | |
JPS62238659A (ja) | 半導体装置の製造方法 |