JP2003273010A - 活性領域限定用アラインキーを有する半導体素子及びその製造方法 - Google Patents

活性領域限定用アラインキーを有する半導体素子及びその製造方法

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Abstract

(57)【要約】 【課題】 活性領域限定用アラインキーを有する半導体
素子及びその製造方法を提供する。 【解決手段】 半導体基板のスクライブライン領域にて
前記半導体基板の表面から第１深さを有する第１凹部に
より形成された第１段差部よりなるアラインキーと、前
記半導体基板のウェル領域にて前記半導体基板の表面か
ら前記第１深さと同じか浅い第２深さを有する第２凹部
により形成された第２段差部とを含む。これにより、半
導体基板上に活性領域を限定する時に正確なアラインメ
ントを提供するアラインキーを簡単で経済的な方法で形
成できるので、高耐圧化が可能な高電圧素子の製造コス
トを下げられる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体素子及びその
製造方法に係り、特にＬＣＤ（Ｌｉｑｕｉｄ Ｃｒｙｓ
ｔａｌ Ｄｉｓｐｌａｙ）駆動集積回路などに利用され
る高電圧素子としてウェルがあらかじめ形成された半導
体基板上に活性領域を限定する時に正確なアラインメン
トのために使われるアラインキーを有する半導体素子及
びその製造方法に関する。
【０００２】
【従来の技術】ＬＣＤ駆動集積回路などのように高電圧
が印加される素子を具現するにあたり、高耐圧化を実現
するために半導体基板に活性領域を限定する前に半導体
基板にイオン注入を行った後で高温及び長時間のウェル
ドライブイン（Well Drive-In）工程を適用して深いウ
ェルを形成する工程を行う。ところで、一般的なウェル
形成工程では半導体基板上に段差が形成されないために
前記深いウェルを形成した後で活性領域を限定するため
のフォトリソグラフィ工程時にアラインするのに問題が
ある。
【０００３】かかる問題を解決するために、従来技術に
よる高電圧半導体素子製造方法では、半導体基板上に活
性領域を限定する前に、フォトリソグラフィ工程を利用
して前記半導体基板上にフォトレジスト膜を形成した
後、これをマスクとして後続工程においてアラインメン
トが可能な段差が形成さるべく前記半導体基板をエッチ
ングしてトレンチを形成し、後続工程においてアライン
キーパターン形成が可能な段階まで前記トレンチにより
形成される段差をアラインキーとして利用した。しか
し、かかる従来技術では活性領域を限定する前にアライ
ンキー形成のためのフォトリソグラフィ工程が追加され
ることにより素子の製造コストが上昇する問題がある。
【０００４】
【発明が解決しようとする課題】本発明の目的は、深い
ウェルが形成された半導体基板上に活性領域を限定する
時、正確なアラインメントを提供することにより高耐圧
化が可能な高電圧素子を低レベルの製造コストで具現で
きる半導体素子を提供することである。
【０００５】本発明の他の目的は、別途のフォトリソグ
ラフィ工程を使用せずに活性領域を限定するにあたり、
正確なアラインメントを提供できるアラインキーを活性
領域を限定する前に深いウェル形成段階にて形成できる
半導体素子の製造方法を提供することである。
【０００６】
【課題を解決するための手段】前記目的を達成するため
に、本発明の第１様態による半導体素子は、半導体基板
のスクライブライン領域にて前記半導体基板の表面から
第１深さを有する第１凹部により形成された第１段差部
よりなるアラインキーと、前記半導体基板のウェル領域
にて前記半導体基板の表面から前記第１深さと同じか浅
い第２深さを有する第２凹部により形成された第２段差
部とを含む。
【０００７】前記ウェル領域はＰ型不純物でドーピング
されたウェル領域であり、前記ウェル領域は１〜１２μ
ｍのウェル接合深さを有する。
【０００８】前記第２凹部にはそれぞれ活性領域及び前
記活性領域を限定する素子分離領域が含まれており、前
記素子分離領域はトレンチ素子分離領域またはＬＯＣＯ
Ｓ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ Ｏｆ Ｓｉｌｉｃ
ｏｎ）素子分離領域である。
【０００９】前記目的を達成するために、本発明の第２
様態による半導体素子は、半導体基板のスクライブライ
ン領域において前記半導体基板の表面から第１深さを有
する第１凹部により形成された第１段差部よりなるアラ
インキーと、前記半導体基板の第１ウェル領域において
前記半導体基板の表面から第２深さを有する第２凹部に
より形成された第２段差部と、前記半導体基板の第２ウ
ェル領域において前記半導体基板の表面から前記第１深
さより浅い第３深さを有する第３凹部により形成された
第３段差部とを含む。
【００１０】望ましくは、前記第３段差部を構成する第
３凹部は前記第２凹部と同じ深さを有する。
【００１１】前記第１ウェル領域はＰウェル領域であ
り、前記第２ウェル領域はポケットＰウェル領域であ
る。
【００１２】また、前記第２凹部及び第３凹部にはそれ
ぞれ活性領域及び前記活性領域を限定する素子分離領域
が含まれており、前記素子分離領域はトレンチ素子分離
領域またはＬＯＣＯＳ素子分離領域である。
【００１３】前記他の目的を達成するために、本発明の
第１様態による半導体素子の製造方法では、スクライブ
ライン領域及び素子領域を有するＰ型のシリコン基板に
Ｎウェルを形成する。前記Ｎウェルが形成された前記シ
リコン基板のうち前記スクライブライン領域の一部と前
記素子領域の一部である第１領域とにだけＰ型ドーパン
トを注入する第１イオン注入を行う。前記シリコン基板
の表面を酸化させて前記スクライブライン領域の一部及
び前記第１領域にだけ所定厚さを有する第１酸化膜を形
成する。前記第１領域に注入されたＰ型ドーパントを前
記第１酸化膜が形成された前記シリコン基板内で拡散さ
せて前記第１領域にＰウェルを形成する。前記スクライ
ブライン領域に形成された前記第１酸化膜を除去して前
記スクライブライン領域のシリコン基板表面に第１段差
部を形成する。前記第１領域に形成された前記第１酸化
膜を除去して前記Ｐウェルの表面に第２段差部を形成す
る。前記スクライブライン領域にて前記第１段差部を利
用してアラインキーを形成する。
【００１４】望ましくは、前記第１イオン注入段階にて
注入された前記Ｐ型ドーパントはホウ素イオンであり、
前記第１酸化膜は５００〜５０００Åの厚さを有すべく
形成される。
【００１５】また、前記Ｐウェルを形成する段階にて、
前記Ｐウェルは前記シリコン基板の表面から１〜１２μ
ｍの接合深さを有すべく形成される。
【００１６】望ましくは、前記スクライブライン領域に
形成された前記第１酸化膜を除去する段階及び前記第１
領域に形成された前記第１酸化膜を除去する段階はそれ
ぞれ湿式エッチング工程により行われる。
【００１７】また望ましくは、前記第１段差部形成のた
めの前記第１酸化膜除去段階及び前記第２段差部形成の
ための前記第１酸化膜除去段階は同時に行われる。
【００１８】また、本発明の第１様態による半導体素子
の製造方法では、前記Ｎウェルを形成する段階後に前記
第１イオン注入段階前に、前記スクライブライン領域の
一部及び前記第１領域だけを露出させる第１イオン注入
マスクパターンを形成する段階をさらに含みうる。前記
第１イオン注入マスクパターンはシリコン窒化膜よりな
る。
【００１９】また、本発明の第１様態による半導体素子
の製造方法では前記アラインキーを形成する前に、前記
第１段差部及び第２段差部が形成された前記シリコン基
板のうち前記スクライブライン領域の一部及び前記素子
領域の一部と異なる部分である第２領域にだけＰ型ドー
パントを注入する第２イオン注入段階を含む。そして、
前記シリコン基板の表面を酸化させて前記スクライブラ
イン領域に形成された第１段差部及び前記第２領域にだ
け所定厚さを有する第２酸化膜を形成する。前記第２領
域に注入されたＰ型ドーパントを前記第２酸化膜が形成
された前記シリコン基板内に拡散させて前記第２領域に
ポケットＰウェルを形成する。前記第１段差部に形成さ
れた前記第２酸化膜を除去して前記スクライブライン領
域のシリコン基板表面にアラインキー形成用段差部を形
成する。前記第２領域に形成された前記第２酸化膜を除
去して前記ポケットＰウェルの表面に第３段差部を形成
する。
【００２０】望ましくは、前記ポケットＰウェルを形成
する段階にて、前記ポケットＰウェルは前記Ｐウェルよ
り浅い接合深さを有し、前記シリコン基板の表面から１
〜１２μｍの接合深さを有すべく形成される。
【００２１】また、望ましくは、前記第１段差部に形成
された第２酸化膜を除去する段階及び前記第２領域に形
成された前記第２酸化膜を除去する段階はそれぞれ湿式
エッチング工程により行われる。前記アラインキー形成
用段差部形成のための前記第２酸化膜除去段階及び前記
第３段差部形成のための前記第２酸化膜除去段階は同時
に行われる。
【００２２】望ましくは、前記第１段差部を形成するた
めの第１酸化膜除去段階では、前記スクライブライン領
域の一部にて前記シリコン基板の表面に所定厚さの第１
酸化膜残留層が残るように前記第１酸化膜の一部だけを
除去する。前記第２イオン注入段階は前記スクライブラ
イン領域の一部に前記第１酸化膜残留層が残っている状
態で行われる。
【００２３】前記アラインキー形成用段差部は前記第２
段差部及び第３段差部より大きい段差を有する。
【００２４】また本発明の第１様態による半導体素子の
製造方法において、前記Ｎウェルを形成する段階後に前
記第１イオン注入段階前に、前記スクライブライン領域
の一部及び前記第１領域だけを露出させる第１イオン注
入マスクパターンを形成する段階をさらに含み、前記第
２イオン注入段階前に、前記スクライブライン領域の一
部及び前記第２領域だけを露出させる第２イオン注入マ
スクパターンを形成する段階をさらに含む。望ましく
は、前記第２イオン注入マスクパターンは前記第１イオ
ン注入マスクパターンの上に形成される。前記第２イオ
ン注入マスクパターンはシリコン窒化膜よりなる。
【００２５】また、本発明の第１様態による半導体素子
の製造方法では、前記アラインキー形成用段差部により
形成される段差をアラインキーとして利用して前記シリ
コン基板上に活性領域を限定するためのフォトレジスト
パターンを形成する段階をさらに含みうる。
【００２６】前記他の目的を達成するために、本発明の
第２様態による半導体素子の製造方法では、シリコン基
板のスクライブライン領域に前記シリコン基板の表面を
一部露出させる第１シリコン窒化膜パターンを形成す
る。前記シリコン基板の露出された表面を酸化させて第
１酸化膜を形成する。前記第１酸化膜を除去して前記ス
クライブライン領域に第１凹部により形成される第１段
差部を形成する。前記第１段差部を利用して活性領域限
定用アラインキーを形成する。
【００２７】本発明によれば、すでに深いウェルが形成
されている半導体基板にて活性領域を限定する時に、正
確なアラインメントのために必要とするアラインキー形
成工程のために別途のフォトリソグラフィ工程を追加す
る必要なく、比較的経済的な方法でアラインキーを形成
できる。従って、高耐圧化が可能な高電圧素子の製造コ
ストを下げられる。
【００２８】
【発明の実施の形態】次に例示する実施例はさまざまな
他の形態に変形でき、本発明の範囲が後述される実施例
に限定されない。本発明の実施例は当業界における当業
者に本発明をさらに完全に説明するために提供されるの
もである。添付図面にて膜または領域などの大きさまた
は厚さは明細書の明確性のために誇張されている。ま
た、ある膜が他の膜または基板の「上」にあると記載さ
れた場合、前記ある膜が前記他の膜の上に直接存在する
こともあり、その間に第３の他の膜が介在することもあ
る。
【００２９】以下、添付された図面を参照して本発明の
実施例を詳細に説明する。
【００３０】図１ないし図１９は本発明の望ましい実施
例による半導体素子の製造方法を説明するために工程順
序により示された断面図である。本実施例では１５〜１
２０Ｖレベルの高耐圧素子を形成するために半導体基板
上に活性領域を限定する前にあらかじめ深いウェルを形
成する工程を行う。前記活性領域を限定する時に、正確
なアラインメントのために必要なアラインキーは前記深
いウェル形成工程を通じて形成される。これについて詳
細に説明すれば次の通りである。
【００３１】まず図１に示したように、スクライブライ
ン領域及び素子領域を有する半導体基板１０、すなわち
Ｐ型のシリコン基板上にパッド酸化膜１２を約２００Å
の厚さに形成する。
【００３２】図２に示したように、前記パッド酸化膜１
２が形成された前記半導体基板１０にＮ型ドーパントと
してリンイオン（Ｐ＋）を１．８ＭｅＶの加速電圧及び
５．０×１０１２／ｃｍ３の注入量で全面的に注入して
Ｎウェル１４を形成する。
【００３３】図３に示したように、前記リンイオンが注
入された半導体基板１０についてＰウェルを形成するた
めのイオン注入マスクを形成するために、まず前記パッ
ド酸化膜１２上に第１シリコン窒化膜１６を約１０００
Åの厚さに形成する。
【００３４】図４に示したように、前記第１シリコン窒
化膜１６上に第１フォトレジストパターン１８を形成
し、これを利用して前記第１シリコン窒化膜１６をエッ
チングして第１イオン注入マスクパターン１６ａを形成
する。前記第１イオン注入マスクパターン１６ａは、前
記スクライブライン領域の一部と前記素子領域のうちＰ
ウェル領域が形成される第１領域とにおいて前記パッド
酸化膜１２が露出される状態で前記パッド酸化膜１２を
覆う。
【００３５】図５に示したように、第１イオン注入マス
クパターン１６ａが形成された結果物上にＰ型ドーパン
トとしてホウ素イオン（Ｂ＋）を５００ＫｅＶの加速電
圧及び８．０×１０１２／ｃｍ３の注入量で注入する。
その結果、前記スクライブライン領域の一部と、前記素
子領域のうちＰウェル領域が形成される第１領域とにだ
けホウ素イオンが注入される。
【００３６】図６に示したように、前記第１フォトレジ
ストパターン１８と、前記パッド酸化膜１２の露出され
た部分とを除去する。その結果、前記第１イオン注入マ
スクパターン１６ａを通じて、前記スクライブライン領
域の一部と前記素子領域のうちＰウェル領域が形成され
る第１領域とにおいて前記半導体基板１０のシリコン表
面が露出される。
【００３７】図７に示したように、前記スクライブライ
ン領域の一部と前記素子領域のうちＰウェル領域が形成
される第１領域とにおいて露出される前記半導体基板１
０のシリコン表面を酸素雰囲気下で酸化させ、前記スク
ライブライン領域の一部及び前記第１領域にだけ第１酸
化膜２０を形成する。前記第１酸化膜２０は約５００〜
５０００Åの厚さを有すべく形成されうる。望ましく
は、前記第１酸化膜２０は約１０００Åの厚さに形成さ
れる。一般的に酸化工程による酸化膜形成工程におい
て、前記半導体基板１０の酸化前のシリコン表面を基準
とすると、形成されるシリコン酸化膜は、その全膜厚の
うちの約４４％は前記シリコン酸化膜とシリコンとの界
面が形成される下方に成長し、残りの約５６％は前記シ
リコン酸化膜の表面が形成される上方に成長することは
一般的によく知られている。従って、前記第１酸化膜２
０を約１０００Åの厚さに形成する時、前記第１酸化膜
２０と前記半導体基板１０との界面は前記半導体基板１
０の上面と約４４０Å程度の最大レベル差が形成される
ことが分かる。
【００３８】図８に示したように、前記素子領域の第１
領域に注入されたＰ型ドーパントを前記半導体基板１０
内に拡散させるために約１１００℃の高温で約１３時間
ウェルドライブイン工程を行う。その結果、前記半導体
基板１０には素子領域の第１領域にＰウェル２４が形成
される。前記Ｐウェル２４は前記半導体基板１０の表面
から約１〜１２μｍの接合深さを有すべく形成される。
【００３９】図９に示したように、前記第１イオン注入
マスクパターン１６ａを通じて露出されている前記第１
酸化膜２０をＢＯＥ（Ｂｕｆｆｅｒｅｄ Ｏｘｉｄｅ Ｅ
ｔｃｈａｎｔ）を利用する湿式エッチング工程により除
去する。この時、前記第１酸化膜２０を完全に除去せ
ず、前記スクライブライン領域の一部及び前記第１領域
にて前記半導体基板１０の表面に所定厚さ、例えば約１
５０Å程度の第１酸化膜残留層２０ａが残るようにす
る。場合によっては、前記第１酸化膜残留層２０ａを残
さずに前記第１酸化膜２０を完全に除去した後、前記ス
クライブライン領域の一部及び前記第１領域にて前記半
導体基板１０の表面に新しいパッド酸化膜を約１５０Å
の厚さに形成することもできる。
【００４０】図９に示されたように、前記第１酸化膜２
０を一部除去した結果物として、前記半導体基板１０の
うちスクライブライン領域及び第１領域には前記半導体
基板１０の表面からΔＳ１の深さを有する凹部により形
成される段差部が形成される。ここで、スクライブライ
ン領域及び第１領域に形成された段差部は互いにほぼ同
じ深さを有する。
【００４１】図１０に示したように、前記段差部上に残
っている第１酸化膜残留層２０ａ及び前記第１イオン注
入マスクパターン１６ａを完全に覆うべく第２シリコン
窒化膜２６を形成する。
【００４２】図１１に示したように、前記第２シリコン
窒化膜２６上に第２フォトレジストパターン２８を形成
する。前記第２フォトレジストパターン２８は、前記ス
クライブライン領域の一部と素子領域のうちポケットＰ
ウェルが形成される第２領域とにおいて前記第２シリコ
ン窒化膜２６を露出させる。
【００４３】図１２に示したように、前記第２フォトレ
ジストパターン２８を利用して前記第２シリコン窒化膜
２６及び第１イオン注入マスクパターン１６ａを順にエ
ッチングして、エッチングされた第１イオン注入マスク
パターン１６ｂ及びその上に積層されている第２イオン
注入マスクパターン２６ａを形成する。前記第２イオン
注入マスクパターン２６ａは前記スクライブライン領域
の一部にて前記第１酸化膜残留層２０ａで覆われている
前記半導体基板１０の段差部を露出させ、また素子領域
のうちポケットＰウェル領域が形成される第２領域にて
前記パッド酸化膜１２で覆われている前記半導体基板１
０を露出させる。
【００４４】図１３に示したように、第２イオン注入マ
スクパターン２６ａが形成された結果物上にＰ型ドーパ
ントとしてホウ素イオンを３００ＫｅＶの加速電圧及び
４．０×１０１２／ｃｍ３の注入量で注入する。その結
果、前記スクライブライン領域の一部と前記第２領域と
にだけホウ素イオンが注入される。
【００４５】図１４に示したように、前記第２フォトレ
ジストパターン２８と、前記パッド酸化膜１２の露出さ
れた部分と、前記スクライブライン領域の段差部に残っ
ている前記第１酸化膜残留層２０ａとを除去する。その
結果、前記第２イオン注入マスクパターン２６ａを通じ
て前記スクライブライン領域の段差部と前記素子領域の
うちポケットＰウェルとが形成される第２領域とにおい
て前記半導体基板１０のシリコン表面が露出される。
【００４６】図１５に示したように、前記スクライブラ
イン領域に形成された段差部と前記素子領域内の第２領
域とにおいて露出される前記半導体基板１０のシリコン
表面を酸素雰囲気で酸化させ、前記スクライブライン領
域の一部及び前記第２領域にだけ第２酸化膜３０を形成
する。前記第２酸化膜３０は約５００〜５０００Åの厚
さを有すべく形成されうる。望ましくは、前記第２酸化
膜３０は約１０００Åの厚さに形成される。
【００４７】すでに図７を参照して説明したように、酸
化工程による酸化膜形成工程では、前記半導体基板１０
の酸化前のシリコン表面を基準として、形成されるシリ
コン酸化膜は、その全膜厚のうちの約４４％は酸化膜と
シリコンとの界面が形成される下方へ成長し、約５６％
はシリコン酸化膜の表面が形成される上方へ成長する。
従って、前記第２酸化膜３０を約１０００Åの厚さに形
成する時、前記スクライブライン領域にて前記第２酸化
膜３０と前記半導体基板１０との界面は前記半導体基板
１０の上面と約８８０Å程度の最大レベル差が形成さ
れ、前記第２領域にて前記第２酸化膜３０と前記半導体
基板１０との界面は前記半導体基板１０の上面と約４４
０Å程度の最大レベル差が形成される。
【００４８】図１６に示したように、前記素子領域の第
２領域に注入されたＰ型ドーパントを前記半導体基板１
０内に拡散させるために約１１００℃の高温で約１３時
間ウェルドライブイン工程を行う。その結果、前記半導
体基板１０には素子領域の第２領域にポケットＰウェル
３４が形成される。前記ポケットＰウェル３４は前記Ｎ
ウェル１４より浅い接合深さを有する範囲内で前記半導
体基板１０の表面から約１〜１２μｍの接合深さを有す
べく形成される。
【００４９】図１７に示したように、前記半導体基板１
０上から前記第２酸化膜３０、第２イオン注入マスクパ
ターン２６ａ、エッチングされた第１イオン注入マスク
パターン１６ｂ、第１酸化膜残留層２０ａ及びパッド酸
化膜１２を除去する。この時、前記第２酸化膜３０、第
１酸化膜残留層２０ａ及びパッド酸化膜１２を除去する
ためにＢＯＥを使用する湿式エッチング工程を利用でき
る。
【００５０】その結果、前記スクライブライン領域には
前記半導体基板１０の表面に第１深さΔＳｋに掘られた
凹部により形成されたアラインキー形成用段差部が露出
される。前記スクライブライン領域に形成されたアライ
ンキー形成用段差部は後続の活性領域限定のためのフォ
トレジストパターン形成工程時に正確なアラインメント
を提供するのに十分な段差を提供する。
【００５１】また、素子領域では前記第１領域にて前記
半導体基板１０の表面に前記第１深さΔＳｋより浅い第
２深さΔＳｐに掘られた凹部により形成された段差部が
露出される。そして、前記第２領域にて前記半導体基板
１０の表面に前記第１深さΔＳｋより浅い第３深さΔＳ
ｐｐに掘られた凹部により形成された段差部が露出され
る。
【００５２】前記のように、前記スクライブライン領域
のうち一部を前記第１酸化膜２０形成のための最初酸化
工程にてのみならず前記第２酸化膜３０形成のための第
２酸化工程にどちらも露出させることにより、２回の酸
化工程を通じて前記スクライブライン領域に前記第１深
さΔＳｋを有する前記アラインキー形成用段差部を形成
する。一方、素子領域では素子の性能に影響を及ぼさな
いようにするために前記Ｐウェル２４が形成される第１
領域と前記ポケットＰウェル３４が形成される第２領域
とがそれぞれ１回の酸化工程にだけ露出される。その結
果、前記第１領域及び第２領域に形成されている段差部
は前記第１深さΔＳｋより浅い第２深さΔＳｐ及び第３
深さΔＳｐｐをそれぞれ有する。従って、後続の素子分
離工程にてＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓ
ｏｌａｔｉｏｎ）工程により素子分離領域を形成しても
素子の性能に悪影響を及ぼさない。後続の素子分離工程
時ＬＯＣＯＳ工程を利用する場合には、前記第１領域及
び第２領域に形成される段差部の深さが特別に問題にな
らない。従って、前記第１領域及び第２領域に形成され
る段差部が第１深さΔＳｋと同じ深さに形成してもよ
い。このために、前記第１領域及び第２領域のうち選択
されるいずれか一つの領域だけ前記２回の酸化工程に露
出さるべく工程を変化させられることは当技術分野にお
ける当業者ならばよく分かり、本明細書に開示された通
りに容易に実施できる。
【００５３】図１８に示したように、前記スクライブラ
イン領域に形成されたアラインキー形成用段差部と、前
記第１領域及び第２領域に形成された段差部が露出され
ている前記半導体基板１０上に約１１０Å厚さのパッド
酸化膜４２、約１５００Å厚さのシリコン窒化膜４４及
び約２６０Å厚さの反射防止膜４６を順に形成する。場
合により、前記反射防止膜４６は省略可能である。
【００５４】図１９に示したように、前記スクライブラ
イン領域に形成された前記アラインキー形成用段差部に
より前記シリコン窒化膜４４上に形成された段差をアラ
インキーとして利用して前記半導体基板１０の活性領域
を限定するためのフォトレジストパターン５０を前記反
射防止膜４６上に形成する。
【００５５】前記スクライブライン領域に形成された前
記アラインキー形成用段差部は前記フォトレジストパタ
ーン５０を形成するにあたって正確なアラインメントが
可能なように十分な段差を提供する。
【００５６】
【発明の効果】本発明による半導体素子は、活性領域を
形成する前に半導体基板に深いウェルを形成する時にス
クライブライン領域にあらかじめアラインキー形成用段
差部をシリコン表面の酸化工程を利用して形成する。従
って、すでに深いウェルが形成されている半導体基板に
て活性領域を限定する時に、正確なアラインメントのた
めに必要とするアラインキー形成工程のために別途のフ
ォトリソグラフィ工程を追加する必要なくして比較的経
済的な方法でアラインキーを形成できる。このように、
半導体基板上に活性領域を限定する時に正確なアライン
メントを提供するアラインキーを簡単で経済的な方法で
形成できるので、高耐圧化が可能な高電圧素子の製造コ
ストを下げられる。
【図面の簡単な説明】
【図１】 本発明の望ましい実施例による半導体素子の
製造方法を説明するために工程順序により示された断面
図であって、最初の工程を示す図である。
【図２】 図１の次の工程を示す図である。
【図３】 図２の次の工程を示す図である。
【図４】 図３の次の工程を示す図である。
【図５】 図４の次の工程を示す図である。
【図６】 図５の次の工程を示す図である。
【図７】 図６の次の工程を示す図である。
【図８】 図７の次の工程を示す図である。
【図９】 図８の次の工程を示す図である。
【図１０】 図９の次の工程を示す図である。
【図１１】 図１０の次の工程を示す図である。
【図１２】 図１１の次の工程を示す図である。
【図１３】 図１２の次の工程を示す図である。
【図１４】 図１３の次の工程を示す図である。
【図１５】 図１４の次の工程を示す図である。
【図１６】 図１５の次の工程を示す図である。
【図１７】 図１６の次の工程を示す図である。
【図１８】 図１７の次の工程を示す図である。
【図１９】 図１８の次の工程を示す図である。
【符号の説明】
１０ 半導体基板 ４２ パッド酸化膜 ４４ シリコン窒化膜 ４６ 反射防止膜 ５０ フォトレジストパターン

Claims (47)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板のスクライブライン領域にて
    前記半導体基板の表面から第１深さを有する第１凹部に
    より形成された第１段差部よりなるアラインキーと、 前記半導体基板のウェル領域にて前記半導体基板の表面
    から前記第１深さと同じか又は前記第１深さより浅い第
    ２深さを有する第２凹部により形成された第２段差部と
    を含むことを特徴とする半導体素子。
  2. 【請求項２】 前記アラインキーを構成する前記第１凹
    部は４００〜５０００Åの深さを有することを特徴とす
    る請求項１に記載の半導体素子。
  3. 【請求項３】 前記第２段差部を構成する第２凹部は２
    ００〜２５００Åの深さを有することを特徴とする請求
    項１に記載の半導体素子。
  4. 【請求項４】 前記ウェル領域はＰ型不純物でドーピン
    グされたウェル領域であることを特徴とする請求項１に
    記載の半導体素子。
  5. 【請求項５】 前記ウェル領域は１〜１２μｍのウェル
    接合深さを有することを特徴とする請求項１に記載の半
    導体素子。
  6. 【請求項６】 前記半導体基板は１５〜１２０Ｖレベル
    の高電圧素子用基板であることを特徴とする請求項１に
    記載の半導体素子。
  7. 【請求項７】 前記第２凹部にはそれぞれ活性領域及び
    前記活性領域を限定する素子分離領域が含まれており、
    前記素子分離領域はトレンチ素子分離領域であることを
    特徴とする請求項１に記載の半導体素子。
  8. 【請求項８】 前記第２凹部には活性領域及び前記活性
    領域を限定する素子分離領域が含まれており、前記素子
    分離領域はＬＯＣＯＳ素子分離領域であることを特徴と
    する請求項１に記載の半導体素子。
  9. 【請求項９】 半導体基板のスクライブライン領域にて
    前記半導体基板の表面から第１深さを有する第１凹部に
    より形成された第１段差部よりなるアラインキーと、 前記半導体基板の第１ウェル領域にて前記半導体基板の
    表面から第２深さを有する第２凹部により形成された第
    ２段差部と、 前記半導体基板の第２ウェル領域にて前記半導体基板の
    表面から前記第１深さより浅い第３深さを有する第３凹
    部により形成された第３段差部とを含むことを特徴とす
    る半導体素子。
  10. 【請求項１０】 前記アラインキーを構成する前記第１
    凹部は４００〜５０００Åの深さを有することを特徴と
    する請求項９に記載の半導体素子。
  11. 【請求項１１】 前記第２段差部を構成する第２凹部は
    ４００〜５０００Åの深さを有することを特徴とする請
    求項９に記載の半導体素子。
  12. 【請求項１２】 前記第３段差部を構成する第３凹部は
    前記第２凹部と同じ深さを有することを特徴とする請求
    項９に記載の半導体素子。
  13. 【請求項１３】 前記第１ウェル領域はＰウェル領域で
    あることを特徴とする請求項９に記載の半導体素子。
  14. 【請求項１４】 前記第２ウェル領域はポケットＰウェ
    ル領域であることを特徴とする請求項９に記載の半導体
    素子。
  15. 【請求項１５】 前記第１ウェル領域及び第２ウェル領
    域はそれぞれ１〜１２μｍのウェル接合深さを有するこ
    とを特徴とする請求項９に記載の半導体素子。
  16. 【請求項１６】 前記半導体基板は１５〜１２０Ｖレベ
    ルの高電圧素子用基板であることを特徴とする請求項９
    に記載の半導体素子。
  17. 【請求項１７】 前記第２凹部及び第３凹部にはそれぞ
    れ活性領域及び前記活性領域を限定する素子分離領域が
    含まれており、前記素子分離領域はトレンチ素子分離領
    域であることを特徴とする請求項９に記載の半導体素
    子。
  18. 【請求項１８】 前記第２凹部及び第３凹部にはそれぞ
    れ活性領域及び前記活性領域を限定する素子分離領域が
    含まれており、前記素子分離領域はＬＯＣＯＳ素子分離
    領域であることを特徴とする請求項９に記載の半導体素
    子。
  19. 【請求項１９】 スクライブライン領域及び素子領域を
    有するＰ型のシリコン基板にＮウェルを形成する段階
    と、 前記Ｎウェルが形成された前記シリコン基板のうち前記
    スクライブライン領域の一部と前記素子領域の一部であ
    る第１領域とにだけＰ型ドーパントを注入する第１イオ
    ン注入段階と、 前記シリコン基板の表面を酸化させて前記スクライブラ
    イン領域の一部及び前記第１領域にだけ所定厚さを有す
    る第１酸化膜を形成する段階と、 前記第１領域に注入されたＰ型ドーパントを前記第１酸
    化膜が形成された前記シリコン基板内で拡散させて前記
    第１領域にＰウェルを形成する段階と、 前記スクライブライン領域に形成された前記第１酸化膜
    を除去して前記スクライブライン領域のシリコン基板表
    面に第１段差部を形成する段階と、 前記第１領域に形成された前記第１酸化膜を除去して前
    記Ｐウェルの表面に第２段差部を形成する段階と、 前記スクライブライン領域にて前記第１段差部を利用し
    てアラインキーを形成する段階とを含むことを特徴とす
    る半導体素子の製造方法。
  20. 【請求項２０】 前記第１イオン注入段階にて注入され
    た前記Ｐ型ドーパントはホウ素イオンであることを特徴
    とする請求項１９に記載の半導体素子の製造方法。
  21. 【請求項２１】 前記第１酸化膜は５００〜５０００Å
    の厚さを有すべく形成されることを特徴とする請求項１
    ９に記載の半導体素子の製造方法。
  22. 【請求項２２】 前記Ｐウェルを形成する段階にて、前
    記Ｐウェルは前記シリコン基板の表面から１〜１２μｍ
    の接合深さを有すべく形成されることを特徴とする請求
    項１９に記載の半導体素子の製造方法。
  23. 【請求項２３】 前記スクライブライン領域に形成され
    た前記第１酸化膜を除去する段階及び前記第１領域に形
    成された前記第１酸化膜を除去する段階はそれぞれ湿式
    エッチング工程により行われることを特徴とする請求項
    １９に記載の半導体素子の製造方法。
  24. 【請求項２４】 前記第１段差部形成のための前記第１
    酸化膜除去段階及び前記第２段差部形成のための前記第
    １酸化膜除去段階は同時に行われることを特徴とする請
    求項１９に記載の半導体素子の製造方法。
  25. 【請求項２５】 前記Ｎウェルを形成する段階後に前記
    第１イオン注入段階前に、 前記スクライブライン領域の一部及び前記第１領域だけ
    を露出させる第１イオン注入マスクパターンを形成する
    段階をさらに含むことを特徴とする請求項１９に記載の
    半導体素子の製造方法。
  26. 【請求項２６】 前記第１イオン注入マスクパターンは
    シリコン窒化膜よりなることを特徴とする請求項２５に
    記載の半導体素子の製造方法。
  27. 【請求項２７】 前記アラインキーを形成する前に、 前記第１段差部及び第２段差部が形成された前記シリコ
    ン基板のうち前記スクライブライン領域の一部及び前記
    素子領域の一部と異なる部分である第２領域にだけＰ型
    ドーパントを注入する第２イオン注入段階と、 前記シリコン基板の表面を酸化させて前記スクライブラ
    イン領域に形成された第１段差部及び前記第２領域にだ
    け所定厚さを有する第２酸化膜を形成する段階と、 前記第２領域に注入されたＰ型ドーパントを前記第２酸
    化膜が形成された前記シリコン基板内に拡散させて前記
    第２領域にポケットＰウェルを形成する段階と、 前記第１段差部に形成された前記第２酸化膜を除去して
    前記スクライブライン領域のシリコン基板表面にアライ
    ンキー形成用段差部を形成する段階と、 前記第２領域に形成された前記第２酸化膜を除去して前
    記ポケットＰウェルの表面に第３段差部を形成する段階
    とをさらに含むことを特徴とする請求項１９に記載の半
    導体素子の製造方法。
  28. 【請求項２８】 前記第２イオン注入段階にて注入され
    た前記Ｐ型ドーパントはホウ素イオンであることを特徴
    とする請求項２７に記載の半導体素子の製造方法。
  29. 【請求項２９】 前記第２酸化膜は５００〜５０００Å
    の厚さを有することを特徴とする請求項２７に記載の半
    導体素子の製造方法。
  30. 【請求項３０】 前記ポケットＰウェルを形成する段階
    にて、前記ポケットＰウェルは前記Ｐウェルより浅い接
    合深さを有し、前記シリコン基板の表面から１〜１２μ
    ｍの接合深さを有すべく形成されることを特徴とする請
    求項２７に記載の半導体素子の製造方法。
  31. 【請求項３１】 前記第１段差部に形成された第２酸化
    膜を除去する段階及び前記第２領域に形成された前記第
    ２酸化膜を除去する段階はそれぞれ湿式エッチング工程
    により行われることを特徴とする請求項２７に記載の半
    導体素子の製造方法。
  32. 【請求項３２】 前記アラインキー形成用段差部形成の
    ための前記第２酸化膜除去段階及び前記第３段差部形成
    のための前記第２酸化膜除去段階は同時に行われること
    を特徴とする請求項２７に記載の半導体素子の製造方
    法。
  33. 【請求項３３】 前記第１段差部を形成するための第１
    酸化膜除去段階では、前記スクライブライン領域の一部
    にて前記シリコン基板の表面に所定厚さの第１酸化膜残
    留層が残るように前記第１酸化膜の一部だけを除去し、 前記第２イオン注入段階は前記スクライブライン領域の
    一部に前記第１酸化膜残留層が残っている状態で行われ
    ることを特徴とする請求項２７に記載の半導体素子の製
    造方法。
  34. 【請求項３４】 前記アラインキー形成用段差部は前記
    第２段差部及び第３段差部より大きい段差を有すること
    を特徴とする請求項２７に記載の半導体素子の製造方
    法。
  35. 【請求項３５】 前記Ｎウェルを形成する段階後に前記
    第１イオン注入段階前に、前記スクライブライン領域の
    一部及び前記第１領域だけを露出させる第１イオン注入
    マスクパターンを形成する段階をさらに含むことを特徴
    とする請求項２７に記載の半導体素子の製造方法。
  36. 【請求項３６】 前記第２イオン注入段階前に、前記ス
    クライブライン領域の一部及び前記第２領域だけを露出
    させる第２イオン注入マスクパターンを形成する段階を
    さらに含むことを特徴とする請求項３５に記載の半導体
    素子の製造方法。
  37. 【請求項３７】 前記第２イオン注入マスクパターンは
    前記第１イオン注入マスクパターンの上に形成されるこ
    とを特徴とする請求項３６に記載の半導体素子の製造方
    法。
  38. 【請求項３８】 前記第２イオン注入マスクパターンは
    シリコン窒化膜よりなることを特徴とする請求項３６に
    記載の半導体素子の製造方法。
  39. 【請求項３９】 前記アラインキー形成用段差部により
    形成される段差をアラインキーとして利用して前記シリ
    コン基板上に活性領域を限定するためのフォトレジスト
    パターンを形成する段階をさらに含むことを特徴とする
    請求項２７に記載の半導体素子の製造方法。
  40. 【請求項４０】 シリコン基板のスクライブライン領域
    に前記シリコン基板の表面を一部露出させる第１シリコ
    ン窒化膜パターンを形成する段階と、 前記シリコン基板の露出された表面を酸化させて第１酸
    化膜を形成する段階と、 前記第１酸化膜を除去して前記スクライブライン領域に
    第１凹部により形成される第１段差部を形成する段階
    と、 前記第１段差部を利用して活性領域限定用アラインキー
    を形成する段階とを含むことを特徴とする半導体素子の
    製造方法。
  41. 【請求項４１】 前記第１シリコン窒化膜パターンを形
    成する段階前に、 前記シリコン基板に深いウェルを形成する段階をさらに
    含むことを特徴とする請求項４０に記載の半導体素子の
    製造方法。
  42. 【請求項４２】 前記第１酸化膜は５００〜５０００Å
    の厚さに形成されることを特徴とする請求項４０に記載
    の半導体素子の製造方法。
  43. 【請求項４３】 前記第１酸化膜は湿式エッチング工程
    により除去されることを特徴とする請求項４０に記載の
    半導体素子の製造方法。
  44. 【請求項４４】 前記第１段差部を形成する段階後、 前記第１段差部にて露出される前記シリコン基板の表面
    を酸化させて第２酸化膜を形成する段階と、 前記第２酸化膜を除去して前記スクライブライン領域に
    前記第１凹部よりさらに深く形成される第２凹部により
    形成される第２段差部を形成する段階とをさらに含むこ
    とを特徴とする請求項４０に記載の半導体素子の製造方
    法。
  45. 【請求項４５】 前記第１段差部を形成する段階後、前
    記第２酸化膜を形成する前に前記第１シリコン窒化膜パ
    ターン上に前記第１段差部を露出させる第２シリコン窒
    化膜パターンを形成する段階をさらに含むことを特徴と
    する請求項４４に記載の半導体素子の製造方法。
  46. 【請求項４６】 前記第２酸化膜は５００〜５０００Å
    の厚さに形成されることを特徴とする請求項４４に記載
    の半導体素子の製造方法。
  47. 【請求項４７】 前記第２酸化膜は湿式エッチング工程
    により除去されることを特徴とする請求項４４に記載の
    半導体素子の製造方法。
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