KR100480593B1 - 활성 영역 한정용 얼라인 키를 가지는 반도체 소자 및 그제조 방법 - Google Patents

활성 영역 한정용 얼라인 키를 가지는 반도체 소자 및 그제조 방법 Download PDF

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Abstract

고전압 소자를 형성하기 위하여 반도체 기판에 웰을 먼저 형성한 후 활성 영역을 한정하는 데 있어서, 활성 영역을 한정하기 위한 포토레지스트 패턴을 형성할 때 이미 반도체 기판에 형성된 웰과의 정확한 얼라인을 위하여 활성 영역을 한정하기 전에 이온 주입 공정과 동시에 형성되는 얼라인 키를 가지는 반도체 소자 및 그 제조 방법에 관하여 개시한다. 본 발명에 따른 반도체 소자는 반도체 기판의 스크라이브 라인 영역에서 상기 반도체 기판의 표면으로부터 제1 깊이로 파여진 제1 요부에 의하여 형성된 제1 단차부로 이루어지는 얼라인 키와, 상기 반도체 기판의 웰 영역에서 상기 반도체 기판의 표면으로부터 상기 제1 깊이와 같거나 작은 제2 깊이로 파여진 제2 요부에 의하여 형성된 제2 단차부를 포함한다.

Description

활성 영역 한정용 얼라인 키를 가지는 반도체 소자 및 그 제조 방법 {Semiconductor device having align key for defining active region and method for manufacturing the same}
본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로, 특히 LCD(liquid crystal display) 구동 집적 회로 등에 이용되는 고전압 소자로서 웰이 미리 형성된 반도체 기판상에 활성 영역을 한정할 때 정확한 얼라인을 위하여 사용되는 얼라인 키를 가지는 반도체 소자 및 그 제조 방법에 관한 것이다.
LCD 구동 집적 회로 등과 같이 고전압이 인가되는 소자를 구현하는 데 있어서, 고내압화를 실현하기 위하여 반도체 기판에 활성 영역을 한정하기 전에 반도체 기판에 이온 주입을 행한 후 고온 및 장시간 동안의 웰 드라이브 인(well drive in) 공정을 적용하여 깊은 웰을 형성하는 공정을 행한다. 그런데, 통상의 웰 형성 공정에서는 반도체 기판상에 단차가 형성되지 않기 때문에 상기 깊은 웰을 형성한 후 활성 영역을 한정하기 위한 포토리소그래피 공정시 얼라인하는 데 문제가 있다.
이와 같은 문제를 해결하기 위하여, 종래 기술에 따른 고전압 반도체 소자 제조 방법에서는 반도체 기판상에 활성 영역을 한정하기 전에, 포토리소그래피 공정을 이용하여 상기 반도체 기판상에 포토레지스트막을 형성한 후, 이를 마스크로 하여 후속 공정에서 얼라인이 가능한 단차가 형성되도록 상기 반도체 기판을 식각하여 트렌치를 형성하고, 후속 공정에서 얼라인 키 패턴 형성이 가능한 단계까지 상기 트렌치에 의하여 형성되는 단차를 얼라인 키로 이용하였다. 그러나, 이와 같은 종래 기술에서는 활성 영역을 한정하기 전에 얼라인 키 형성을 위한 포토리소그래피 공정이 추가됨으로써 소자의 제조 비용이 상승되는 문제가 있다.
본 발명의 목적은 깊은 웰이 형성된 반도체 기판상에 활성 영역을 한정할 때 정확한 얼라인을 제공함으로써 고내압화가 가능한 고전압 소자를 저렴한 제조 비용으로 구현할 수 있는 반도체 소자를 제공하는 것이다.
본 발명의 다른 목적은 별도의 포토리소그래피 공정을 사용하지 않고 활성 영역을 한정하는 데 있어서 정확한 얼라인을 제공할 수 있는 얼라인 키를 활성 영역을 한정하기 전에 깊은 웰 형성 단계에서 형성할 수 있는 반도체 소자의 제조 방법을 제공하는 것이다.
상기 목적을 달성하기 위하며, 본 발명의 제1 양태에 따른 반도체 소자는 반도체 기판의 스크라이브 라인 영역에서 상기 반도체 기판의 표면으로부터 제1 깊이로 파여진 제1 요부에 의하여 형성된 제1 단차부로 이루어지는 얼라인 키(align key)와, 상기 반도체 기판의 웰 영역에서 상기 반도체 기판의 표면으로부터 상기 제1 깊이와 같거나 작은 제2 깊이로 파여진 제2 요부에 의하여 형성된 제2 단차부를 포함한다.
상기 웰 영역은 P형 불순물로 도핑된 웰 영역이며, 상기 웰 영역은 1 ∼ 12㎛의 웰 접합 깊이를 가진다.
상기 제2 요부에는 각각 활성 영역 및 상기 활성 영역을 한정하는 소자 분리 영역이 포함되어 있고, 상기 소자 분리 영역은 트렌치 소자 분리 영역 또는 LOCOS(local oxidation of silicon) 소자 분리 영역이다.
상기 목적을 달성하기 위하여, 본 발명의 제2 양태에 따른 반도체 소자는 반도체 기판의 스크라이브 라인 영역에서 상기 반도체 기판의 표면으로부터 제1 깊이로 파여진 제1 요부에 의하여 형성된 제1 단차부로 이루어지는 얼라인 키(align key)와, 상기 반도체 기판의 제1 웰 영역에서 상기 반도체 기판의 표면으로부터 제2 깊이로 파여진 제2 요부에 의하여 형성된 제2 단차부와, 상기 반도체 기판의 제2 웰 영역에서 상기 반도체 기판의 표면으로부터 상기 제1 깊이보다 작은 제3 깊이로 파여진 제3 요부에 의하여 형성된 제3 단차부를 포함한다.
바람직하게는, 상기 제3 단차부를 구성하는 제3 요부는 상기 제2 요부와 동일한 깊이를 가진다.
상기 제1 웰 영역은 P-웰 영역이고, 상기 제2 웰 영역은 포켓 P-웰 영역이다.
또한, 상기 제2 요부 및 제3 요부에는 각각 활성 영역 및 상기 활성 영역을 한정하는 소자 분리 영역이 포함되어 있고, 상기 소자 분리 영역은 트렌치 소자 분리 영역 또는 LOCOS(local oxidation of silicon) 소자 분리 영역이다.
상기 다른 목적을 달성하기 위하여, 본 발명의 제1 양태에 따른 반도체 소자의 제조 방법에서는 스크라이브 라인 영역 및 소자 영역을 가지는 P형의 실리콘 기판에 N-웰을 형성한다. 상기 N-웰이 형성된 상기 실리콘 기판중 상기 스크라이브 라인 영역의 일부와, 상기 소자 영역의 일부인 제1 영역에만 P형 도판트를 주입하는 제1 이온 주입한다. 상기 실리콘 기판의 표면을 산화시켜 상기 스크라이브 라인 영역의 일부 및 상기 제1 영역에만 소정의 두께를 가지는 제1 산화막을 형성한다. 상기 제1 영역에 주입된 P형 도판트를 상기 제1 산화막이 형성된 상기 실리콘 기판 내에서 확산시켜 상기 제1 영역에 P-웰을 형성한다. 상기 스크라이브 라인 영역에 형성된 상기 제1 산화막을 제거하여 상기 스크라이브 라인 영역의 실리콘 기판 표면에 제1 단차부를 형성한다. 상기 제1 영역에 형성된 상기 제1 산화막을 제거하여 상기 P-웰의 표면에 제2 단차부를 형성한다. 상기 스크라이브 라인 영역에서 상기 제1 단차부를 이용하여 얼라인 키를 형성한다.
바람직하게는, 상기 제1 이온 주입 단계에서 주입된 상기 P형 도판트는 붕소 이온이고, 상기 제1 산화막은 500 ∼ 5000Å의 두께를 가지도록 형성된다.
또한, 상기 P-웰을 형성하는 단계에서, 상기 P-웰은 상기 실리콘 기판의 표면으로부터 1 ∼ 12㎛의 접합 깊이를 가지도록 형성된다.
바람직하게는, 상기 스크라이브 라인 영역에 형성된 상기 제1 산화막을 제거하는 단계 및 상기 제1 영역에 형성된 상기 제1 산화막을 제거하는 단계는 각각 습식 식각 공정에 의하여 행해진다.
또한 바람직하게는, 상기 제1 단차부 형성을 위한 상기 제1 산화막 제거 단계 및 상기 제2 단차부 형성을 위한 상기 제1 산화막 제거 단계는 동시에 행해진다.
또한, 본 발명의 제1 양태에 따른 반도체 소자의 제조 방법에서는 상기 N-웰을 형성하는 단계 후 상기 제1 이온 주입 단계 전에, 상기 스크라이브 라인 영역의 일부 및 상기 제1 영역 만을 노출시키는 제1 이온 주입 마스크 패턴을 형성하는 단계를 더 포함할 수 있다. 상기 제1 이온 주입 마스크 패턴은 실리콘 질화막으로 이루어진다.
또한, 본 발명의 제1 양태에 따른 반도체 소자의 제조 방법에서는 상기 얼라인 키를 형성하기 전에, 상기 제1 단차부 및 제2 단차부가 형성된 상기 실리콘 기판중 상기 스크라이브 라인 영역의 일부 및 상기 소자 영역의 타부인 제2 영역에만 P형 도판트를 주입하는 제2 이온 주입 단계ㄹㄹ 포함한다. 그리고, 상기 실리콘 기판의 표면을 산화시켜 상기 스크라이브 라인 영역에 형성된 제1 단차부 및 상기 제2 영역에만 소정의 두께를 가지는 제2 산화막을 형성한다. 상기 제2 영역에 주입된 P형 도판트를 상기 제2 산화막이 형성된 상기 실리콘 기판 내에 확산시켜 상기 제2 영역에 포켓 P-웰을 형성한다. 상기 제1 단차부에 형성된 상기 제2 산화막을 제거하여 상기 스크라이브 라인 영역의 실리콘 기판 표면에 얼라인 키 형성용 단차부를 형성한다. 상기 제2 영역에 형성된 상기 제2 산화막을 제거하여 상기 포켓 P-웰의 표면에 제3 단차부를 형성한다.
바람직하게는, 상기 포켓 P-웰을 형성하는 단계에서, 상기 포켓 P-웰은 상기 P-웰보다 얕은 접합 깊이를 가지며, 상기 실리콘 기판의 표면으로부터 1 ∼ 12㎛의 접합 깊이를 가지도록 형성된다.
또한 바람직하게는, 상기 제1 단차부에 형성된 제2 산화막을 제거하는 단계 및 상기 제2 영역에 형성된 상기 제2 산화막을 제거하는 단계는 각각 습식 식각 공정에 의하여 행해진다. 상기 얼라인 키 형성용 단차부 형성을 위한 상기 제2 산화막 제거 단계 및 상기 제3 단차부 형성을 위한 상기 제2 산화막 제거 단계는 동시에 행해진다.
바람직하게는, 상기 제1 단차부를 형성하기 위한 제1 산화막 제거 단계에서는 상기 스크라이브 라인 영역의 일부에서 상기 실리콘 기판의 표면에 소정 두께의 제1 산화막 잔류층이 남아 있도록 상기 제1 산화막의 일부만을 제거한다. 상기 제2 이온 주입 단계는 상기 스크라이브 라인 영역의 일부에 상기 제1 산화막 잔류층이 남아 있는 상태에서 행해진다.
상기 얼라인 키 형성용 단차부는 상기 제2 단차부 및 제3 단차부보다 더 큰 단차를 가진다.
또한 본 발명의 제1 양태에 따른 반도체 소자의 제조 방법에 있어서, 상기 N-웰을 형성하는 단계 후 상기 제1 이온 주입 단계 전에, 상기 스크라이브 라인 영역의 일부 및 상기 제1 영역 만을 노출시키는 제1 이온 주입 마스크 패턴을 형성하는 단계를 더 포함하고, 상기 제2 이온 주입 단계 전에, 상기 스크라이브 라인 영역의 일부 및 상기 제2 영역 만을 노출시키는 제2 이온 주입 마스크 패턴을 형성하는 단계를 더 포함한다. 바람직하게는, 상기 제2 이온 주입 마스크 패턴은 상기 제1 이온 주입 마스크 패턴의 위에 형성된다. 상기 제2 이온 주입 마스크 패턴은 실리콘 질화막으로 이루어진다.
또한 본 발명의 제1 양태에 따른 반도체 소자의 제조 방법에서는 상기 얼라인 키 형성용 단차부에 의하여 형성되는 단차를 얼라인 키로 이용하여 상기 실리콘 기판상에 활성 영역을 한정하기 위한 포토레지스트 패턴을 형성하는 단계를 더 포함할 수 있다.
상기 다른 목적을 달성하기 위하여, 본 발명의 제2 양태에 따른 반도체 소자의 제조 방법에서는 실리콘 기판의 스크라이브 라인 영역에 상기 실리콘 기판의 표면을 일부 노출시키는 제1 실리콘 질화막 패턴을 형성한다. 상기 실리콘 기판의 노출된 표면을 산화시켜 제1 산화막을 형성한다. 상기 제1 산화막을 제거하여 상기 스크라이브 라인 영역에 제1 요부에 의하여 형성되는 제1 단차부를 형성한다. 상기 제1 단차부를 이용하여 활성 영역 한정용 얼라인 키를 형성한다.
본 발명에 따르면, 이미 깊은 웰이 형성되어 있는 반도체 기판에서 활성 영역을 한정할 때 정확한 얼라인을 위하여 필요로 하는 얼라인 키 형성 공정을 위하여 별도의 포토리소그래피 공정을 추가할 필요 없이 비교적 경제적인 방법으로 얼라인 키를 형성할 수 있다. 따라서, 고내압화가 가능한 고전압 소자의 제조 단가를 낮출 수 있다.
다음에, 본 발명의 바람직한 실시예에 대하여 첨부 도면을 참조하여 상세히 설명한다.
다음에 예시하는 실시예들은 여러가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 본 발명의 실시예는 당 업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위하여 제공되어지는 것이다. 첨부 도면에서 막 또는 영역들의 크기 또는 두께는 명세서의 명확성을 위하여 과장되어진 것이다. 또한, 어떤 막이 다른 막 또는 기판의 "위"에 있다라고 기재된 경우, 상기 어떤 막이 상기 다른 막의 위에 직접 존재할 수도 있고, 그 사이에 제3의 다른 막이 개재될 수도 있다.
도 1 내지 도 19는 본 발명의 바람직한 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다. 본 실시예에서는 15 ∼ 120V급 고내압 소자를 형성하기 위하여 반도체 기판상에 활성 영역을 한정하기 전에 미리 깊은 웰을 형성하는 공정을 행한다. 상기 활성 영역을 한정할 때 정확한 얼라인을 위하여 필요한 얼라인 키는 상기 깊은 웰 형성 공정을 통하여 형성된다. 이에 대하여 상세히 설명하면 다음과 같다.
먼저 도 1을 참조하면, 스크라이브 라인 영역 및 소자 영역을 가지는 반도체 기판(10) 즉 P형의 실리콘 기판상에 패드 산화막(12)을 약 200Å의 두께로 형성한다.
도 2를 참조하면, 상기 패드 산화막(12)이 형성된 상기 반도체 기판(10)에 N형 도판트로서 인(P+) 이온을 1.8MeV의 가속 전압 및 5.0×1012/cm3의 주입량으로 전면적으로 주입하여 N-웰(14)을 형성한다.
도 3을 참조하면, 상기 인(P+) 이온이 주입된 반도체 기판(10)에 대하여 P-웰을 형성하기 위한 이온 주입 마스크를 형성하기 위하여, 먼저 상기 패드 산화막(12) 위에 제1 실리콘 질화막(16)을 약 1000Å의 두께로 형성한다.
도 4를 참조하면, 상기 제1 실리콘 질화막(16) 위에 제1 포토레지스트 패턴(18)을 형성하고, 이를 이용하여 상기 제1 실리콘 질화막(16)을 식각하여 제1 이온 주입 마스크 패턴(16a)을 형성한다. 상기 제1 이온 주입 마스크 패턴(16a)은 상기 스크라이브 라인 영역의 일부와, 상기 소자 영역중 P-웰 영역이 형성될 제1 영역에서 상기 반도체 기판(10)을 상기 패드 산화막(12)으로 덮여 있는 상태로 노출시키게 된다.
도 5를 참조하면, 제1 이온 주입 마스크 패턴(16a)이 형성된 결과물상에 P형 도판트로서 붕소(B+) 이온을 500KeV의 가속 전압 및 8.0×1012/cm3의 주입량으로 주입한다. 그 결과, 상기 스크라이브 라인 영역의 일부와, 상기 소자 영역중 P-웰 영역이 형성될 제1 영역에만 붕소 이온(B+)이 주입된다.
도 6을 참조하면, 상기 제1 포토레지스트 패턴(18)과, 상기 패드 산화막(12)의 노출된 부분을 제거한다. 그 결과, 상기 제1 이온 주입 마스크 패턴(16a)을 통하여 상기 스크라이브 라인 영역의 일부와, 상기 소자 영역중 P-웰 영역이 형성될 제1 영역에서 상기 반도체 기판(10)의 실리콘 표면이 노출된다.
도 7을 참조하면, 상기 스크라이브 라인 영역의 일부와, 상기 소자 영역중 P-웰 영역이 형성될 제1 영역에서 노출되는 상기 반도체 기판(10)의 노출된 실리콘 표면을 산소 분위기하에서 산화시켜, 상기 스크라이브 라인 영역의 일부 및 상기 제1 영역에만 제1 산화막(20)을 형성한다. 상기 제1 산화막(20)은 약 500 ∼ 5000Å의 두께를 가지도록 형성될 수 있다. 바람직하게는, 상기 제1 산화막(20)은 약 1000Å의 두께로 형성된다. 통상적으로, 산화 공정에 의한 산화막 형성 공정에 있어서 상기 반도체 기판(10)의 산화 전 실리콘 표면을 경계로 하여 산화막과 실리콘과의 계면이 형성되는 아래로는 약 44%, 실리콘 산화막의 표면이 형성되는 위로는 약 56% 성장되는 것은 일반적으로 잘 알려져 있다. 따라서, 상기 제1 산화막(20)을 약 1000Å의 두께로 형성할 때, 상기 제1 산화막(20)과 상기 반도체 기판(10)과의 계면은 상기 반도체 기판(10)의 상면과 약 440Å 정도의 최대 레벨 차이가 형성됨을 알 수 있다.
도 8을 참조하면, 상기 소자 영역의 제1 영역에 주입된 P형 도판트를 상기 반도체 기판(10) 내에 확산시키기 위하여 약 1100℃의 고온에서 약 13시간 동안 웰 드라이브 인(well drive in) 공정을 행한다. 그 결과, 상기 반도체 기판(10)에는 소자 영역의 제1 영역에 P-웰(24)이 형성된다. 상기 P-웰(24)은 상기 반도체 기판(10)의 표면으로부터 약 1 ∼ 12㎛의 접합 깊이를 가지도록 형성된다.
도 9를 참조하면, 상기 제1 이온 주입 마스크 패턴(16a)을 통하여 노출되어 있는 상기 제1 산화막(20)을 BOE(buffered oxide etchant)를 이용하는 습식 식각 공정에 의하여 제거한다. 이 때, 상기 제1 산화막(20)을 완전히 제거하지 않고, 상기 스크라이브 라인 영역의 일부 및 상기 제1 영역에서 상기 반도체 기판(10)의 표면에 소정 두께, 예를 들면 약 150Å 정도의 제1 산화막 잔류층(20a)이 남아 있도록 한다. 경우에 따라서는, 상기 제1 산화막 잔류층(20a)을 남기지 않고 상기 제1 산화막(20)을 완전히 제거한 후, 상기 스크라이브 라인 영역의 일부 및 상기 제1 영역에서 상기 반도체 기판(10)의 표면에 새로운 패드 산화막을 약 150Å의 두께로 형성할 수도 있다.
도 9에 도시한 바와 같이 상기 제1 산화막(20)을 일부 제거한 결과물에서, 상기 반도체 기판(10)중 스크라이브 라인 영역 및 제1 영역에는 상기 반도체 기판(10)의 표면으로부터 ΔS1 의 깊이로 파여진 요부에 의하여 형성되는 단차부가 형성된다. 여기서, 스크라이브 라인 영역 및 제1 영역에 형성된 단차부는 서로 대략 동일한 깊이를 가진다.
도 10을 참조하면, 상기 단차부 위에 남아 있는 제1 산화막 잔류층(20a) 및 상기 제1 이온 주입 마스크 패턴(16a)을 완전히 덮도록 제2 실리콘 질화막(26)을 형성한다.
도 11을 참조하면, 상기 제2 실리콘 질화막(26) 위에 제2 포토레지스트 패턴(28)을 형성한다. 상기 제2 포토레지스트 패턴(28)은 상기 스크라이브 라인 영역의 일부와, 소자 영역중 포켓 P-웰이 형성될 제2 영역에서 상기 제2 실리콘 질화막(26)을 노출시키도록 형성된다.
도 12를 참조하면, 상기 제2 포토레지스트 패턴(28)을 이용하여 상기 제2 실리콘 질화막(26) 및 제1 이온 주입 마스크 패턴(16a)을 차례로 식각하여, 식각된 제1 이온 주입 마스크 패턴(16b) 및 그 위에 적층되어 있는 제2 이온 주입 마스크 패턴(26a)을 형성한다. 상기 제2 이온 주입 마스크 패턴(26a)은 상기 스크라이브 라인 영역의 일부에서 상기 제1 산화막 잔류층(20a)으로 덮여 있는 상기 반도체 기판(10)의 단차부를 노출시키고, 또한 소자 영역중 포켓 P-웰 영역이 형성될 제2 영역에서 상기 패드 산화막(12)으로 덮여 있는 상기 반도체 기판(10)을 노출시키게 된다.
도 13을 참조하면, 제2 이온 주입 마스크 패턴(26a)이 형성된 결과물상에 P형 도판트로서 붕소(B+) 이온을 300KeV의 가속 전압 및 4.0×1012/cm3의 주입량으로 주입한다. 그 결과, 상기 스크라이브 라인 영역의 일부와, 상기 제2 영역에만 붕소 이온(B+)이 주입된다.
도 14를 참조하면, 상기 제2 포토레지스트 패턴(28)과, 상기 패드 산화막(12)의 노출된 부분과, 상기 스크라이브 라인 영역의 단차부에 남아 있는 상기 제1 산화막 잔류층(20a)을 제거한다. 그 결과, 상기 제2 이온 주입 마스크 패턴(26a)을 통하여 상기 스크라이브 라인 영역의 단차부와 상기 소자 영역중 포켓 P-웰이 형성될 제2 영역에서 상기 반도체 기판(10)의 실리콘 표면이 노출된다.
도 15를 참조하면, 상기 스크라이브 라인 영역에 형성된 단차부와, 상기 소자 영역 내의 제2 영역에서 노출되는 상기 반도체 기판(10)의 노출된 실리콘 표면을 산소 분위기에서 산화시켜, 상기 스크라이브 라인 영역의 일부 및 상기 제2 영역에만 제2 산화막(30)을 형성한다. 상기 제2 산화막(30)은 약 500 ∼ 5000Å의 두께를 가지도록 형성될 수 있다. 바람직하게는, 상기 제2 산화막(30)은 약 1000Å의 두께로 형성된다.
이미 도 7을 참조하여 설명한 바와 같이, 산화 공정에 의한 산화막 형성 공정에서는 상기 반도체 기판(10)의 산화 전 실리콘 표면을 경계로 하여 산화막과 실리콘과의 계면이 형성되는 아래로는 약 44%, 실리콘 산화막의 표면이 형성되는 위로는 약 56% 성장된다. 따라서, 상기 제2 산화막(30)을 약 1000Å의 두께로 형성할 때, 상기 스크라이브 라인 영역에서 상기 제2 산화막(30)과 상기 반도체 기판(10)과의 계면은 상기 반도체 기판(10)의 상면과 약 880Å 정도의 최대 레벨 차이가 형성되고, 상기 제2 영역에서 상기 제2 산화막(30)과 상기 반도체 기판(10)과의 계면은 상기 반도체 기판(10)의 상면과 약 440Å 정도의 최대 레벨 차이가 형성된다.
도 16을 참조하면, 상기 소자 영역의 제2 영역에 주입된 P형 도판트를 상기 반도체 기판(10) 내에 확산시키기 위하여 약 1100℃의 고온에서 약 13시간 동안 웰 드라이브 인(well drive in) 공정을 행한다. 그 결과, 상기 반도체 기판(10)에는 소자 영역의 제2 영역에 포켓 P-웰(34)이 형성된다. 상기 포켓 P-웰(34)은 상기 N-웰(14)보다 얕은 접합 깊이를 가지는 범위 내에서 상기 반도체 기판(10)의 표면으로부터 약 1 ∼ 12㎛의 접합 깊이를 가지도록 형성된다.
도 17을 참조하면, 상기 반도체 기판(10)상에서 상기 제2 산화막(30), 제2 이온 주입 마스크 패턴(26a), 식각된 제1 이온 주입 마스크 패턴(16b), 제1 산화막 잔류층(20a) 및 패드 산화막(12)을 제거한다. 이 때, 상기 제2 산화막(30), 제1 산화막 잔류층(20a) 및 패드 산화막(12)을 제거하기 위하여 BOE를 사용하는 습식 식각 공정을 이용할 수 있다.
그 결과, 상기 스트라이브 라인 영역에는 상기 반도체 기판(10)의 표면에 제1 깊이(ΔSk)로 파여진 요부에 의하여 형성된 얼라인 키 형성용 단차부가 노출된다. 상기 스크라이브 라인 영역에 형성된 얼라인 키 형성용 단차부는 후속의 활성 영역 한정을 위한 포토레지스트 패턴 형성 공정시 정확한 얼라인을 제공하기에 충분한 단차를 제공한다.
또한, 소자 영역에서는 상기 제1 영역에서 상기 반도체 기판(10)의 표면에 상기 제1 깊이(ΔSk)보다 얕은 제2 깊이(ΔSpp)로 파여진 요부에 의하여 형성된 단차부가 노출된다. 그리고, 상기 제2 영역에서 상기 반도체 기판(10)의 표면에 상기 제1 깊이(ΔSk)보다 얕은 제3 깊이(ΔSp)로 파여진 요부에 의하여 형성된 단차부가 노출된다.
상기한 바와 같이, 상기 스크라이브 라인 영역중 일부를 상기 제1 산화막(20) 형성을 위한 첫번째 산화 공정에서 뿐 만 아니라 상기 제2 산화막(30) 형성을 위한 두번째 산화 공정에 모두 노출시킴으로써, 2회의 산화 공정을 통하여 상기 스크라이브 라인 영역에 상기 제1 깊이(ΔSk)를 가지는 상기 얼라인 키 형성용 단차부를 형성한다. 반면, 소자 영역에서는 소자의 성능에 영향을 미치지 않도록 하기 위하여 상기 P-웰(24)이 형성되는 제1 영역과 상기 포켓 P-웰(34)이 형성되는 제2 영역이 각각 1회의 산화 공정에만 노출된다. 그 결과, 상기 제1 영역 및 제2 영역에 형성되어 있는 단차부들은 상기 제1 깊이(ΔSk)보다 얕은 제2 깊이(ΔSpp) 및 제3 깊이(ΔSp)를 각각 가지게 된다. 따라서, 후속의 소자 분리 공정에서 STI(shallow trench isolation) 공정에 의하여 소자 분리 영역을 형성하더라도 소자의 성능에 악영향을 미치지 않는다. 후속의 소자 분리 공정시 LOCOS(local oxidation of silicon) 공정을 이용하는 경우에는 상기 제1 영역 및 제2 영역에 형성되는 단차부의 깊이가 특별히 문제로 되지는 않는다. 따라서, 상기 제1 영역 및 제2 영역에 형성되는 단차부가 제1 깊이(ΔSk)와 동일한 깊이로 형성될 수도 있다. 이를 위하여, 상기 제1 영역 및 제2 영역중에서 선택되는 어느 하나의 영역만이 상기 2회의 산화 공정에 노출되도록 공정을 변화시킬 수 있음은 당 기술 분야에 숙련된 자이면 잘 알 수 있으며, 본 명세서에 개시된 바로부터 용이하게 실시할 수 있다.
도 18을 참조하면, 상기 스크라이브 라인 영역에 형성된 얼라인 키 형성용 단차부와, 상기 제1 영역 및 제2 영역에 형성된 단차부들이 노출되어 있는 상기 반도체 기판(10)상에 약 110Å 두께의 패드 산화막(42), 약 1500Å 두께의 실리콘 질화막(44) 및 약 260Å 두께의 반사 방지막(46)을 차례로 형성한다. 경우에 따라, 상기 반사 방지막(46)은 생략 가능하다.
도 19를 참조하면, 상기 스크라이브 라인 영역에 형성된 상기 얼라인 키 형성용 단차부에 의하여 상기 실리콘 질화막(44)상에 형성된 단차를 얼라인 키로 이용하여 상기 반도체 기판(10)의 활성 영역을 한정하기 위한 포토레지스트 패턴(50)을 상기 반사 방지막(46) 위에 형성한다.
상기 스크라이브 라인 영역에 형성된 상기 얼라인 키 형성용 단차부는 상기 포토레지스트 패턴(50)을 형성하는 데 있어서 정확한 얼라인이 가능하도록 충분한 단차를 제공한다.
본 발명에 따른 반도체 소자는 활성 영역을 형성하기 전에 반도체 기판에 깊은 웰을 형성할 때 스크라이브 라인 영역에 미리 얼라인 키 형성용 단차부를 실리콘 표면의 산화 공정을 이용하여 형성한다. 따라서, 이미 깊은 웰이 형성되어 있는 반도체 기판에서 활성 영역을 한정할 때 정확한 얼라인을 위하여 필요로 하는 얼라인 키 형성 공정을 위하여 별도의 포토리소그래피 공정을 추가할 필요 없이 비교적 경제적인 방법으로 얼라인 키를 형성할 수 있다. 이와 같이, 반도체 기판상에 활성 영역을 한정할 때 정확한 얼라인을 제공하는 얼라인 키를 간단하고 경제적인 방법으로 형성할 수 있으므로, 고내압화가 가능한 고전압 소자의 제조 단가를 낮출 수 있다.
이상, 본 발명을 바람직한 실시예를 들어 상세히 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상의 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형이 가능하다.
도 1 내지 도 19는 본 발명의 바람직한 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
<도면의 주요 부분에 대한 부호의 설명>
10: 반도체 기판, 12: 패드 산화막, 14: N-웰, 16: 실리콘 질화막, 16a: 제1 이온 주입 마스크 패턴, 16b: 식각된 제1 이온 주입 마스크 패턴, 18: 제1 포토레지스트 패턴, 20: 제1 산화막, 20a: 제1 산화막 잔류층, 24: P-웰, 26: 제2 실리콘 질화막, 26a: 제2 이온 주입 마스크 패턴, 28: 제2 포토레지스트 패턴, 30: 제2 산화막, 34: 포켓 P-웰, 42: 패드 산화막, 44: 실리콘 질화막, 46: 반사 방지막, 50: 포토레지스트 패턴.

Claims (47)

  1. 반도체 기판의 스크라이브 라인 영역에서 상기 반도체 기판의 상면으로부터 제1 깊이로 파여진 제1 요부의 저면을 구성하는 상기 반도체 기판의 제1 표면과 상기 반도체 기판 상면과의 단차로 이루어지는 얼라인 키(align key)와,
    상기 반도체 기판의 웰 영역에서 상기 반도체 기판의 상면으로부터 상기 제1 깊이와 같거나 작은 제2 깊이로 파여진 제2 요부의 저면을 구성하는 반도체 기판의 제2 표면을 포함하는 것을 특징으로 하는 반도체 소자.
  2. 제1항에 있어서, 상기 반도체 기판의 제1 표면은 상기 반도체 기판의 상면 보다 400 ∼ 5000Å 만큼 낮은 것을 특징으로 하는 반도체 소자.
  3. 제1항에 있어서, 상기 반도체 기판의 제2 표면은 상기 반도체 기판 상면 보다 200 ∼ 2500Å의 깊이 만큼 낮은 것을 특징으로 하는 반도체 소자.
  4. 제1항에 있어서, 상기 웰 영역은 P형 불순물로 도핑된 웰 영역인 것을 특징으로 하는 반도체 소자.
  5. 제1항에 있어서, 상기 웰 영역은 1 ∼ 12㎛의 웰 접합 깊이를 가지는 것을 특징으로 하는 반도체 소자.
  6. 제1항에 있어서, 상기 반도체 기판은 15 ∼ 120V급 고전압 소자용 기판인 것을 특징으로 하는 반도체 소자.
  7. 제1항에 있어서, 상기 반도체 기판의 제2 표면에 각각 형성된 활성 영역과, 상기 활성 영역을 한정하는 소자 분리 영역을 더 포함하는 것을 특징으로 하는 반도체 소자.
  8. 제7항에 있어서, 상기 소자 분리 영역은 트렌치 소자 분리 영역 또는 LOCOS(local oxidation of silicon) 소자 분리 영역인 것을 특징으로 하는 반도체 소자.
  9. 반도체 기판의 스크라이브 라인 영역에서 상기 반도체 기판의 상면으로부터 제1 깊이로 파여진 제1 요부의 저면을 구성하는 상기 반도체 기판의 제1 표면과 상기 반도체 기판의 상면과의 단차로 이루어지는 얼라인 키(align key)와,
    상기 반도체 기판의 제1 웰 영역에서 상기 반도체 기판의 상면으로부터 제2 깊이로 파여진 제2 요부의 저면을 구성하는 반도체 기판의 제2 표면과,
    상기 반도체 기판의 제2 웰 영역에서 상기 반도체 기판의 상면으로부터 상기 제1 깊이보다 작은 제3 깊이로 파여진 제3 요부의 저면을 구성하는 반도체 기판의 제3 표면을 포함하는 것을 특징으로 하는 반도체 소자.
  10. 제9항에 있어서, 상기 반도체 기판의 제1 표면은 상기 반도체 기판의 상면 보다 400 ∼ 5000Å 만큼 낮은 것을 특징으로 하는 반도체 소자.
  11. 제9항에 있어서, 상기 반도체 기판의 제2 표면은 상기 반도체 기판의 상면 보다 400 ∼ 5000Å 만큼 낮은 것을 특징으로 하는 반도체 소자.
  12. 제9항에 있어서, 상기 반도체 기판의 제3 표면은 상기 반도체 기판의 상면으로부터 상기 제2 표면과 동일한 깊이 만큼 낮은 것을 특징으로 하는 반도체 소자.
  13. 제9항에 있어서, 상기 제1 웰 영역은 P-웰 영역인 것을 특징으로 하는 반도체 소자.
  14. 제9항에 있어서, 상기 제2 웰 영역은 포켓 P-웰 영역인 것을 특징으로 하는 반도체 소자.
  15. 제9항에 있어서, 상기 제1 웰 영역 및 제2 웰 영역은 각각 1 ∼ 12㎛의 웰 접합 깊이를 가지는 것을 특징으로 하는 반도체 소자.
  16. 제9항에 있어서, 상기 반도체 기판은 15 ∼ 120V급 고전압 소자용 기판인 것을 특징으로 하는 반도체 소자.
  17. 제9항에 있어서, 상기 반도체 기판의 제2 표면 및 제3 표면에 각각 형성된 활성 영역과, 상기 활성 영역을 한정하는 소자 분리 영역을 포함하는 것을 특징으로 하는 반도체 소자.
  18. 제17항에 있어서, 상기 소자 분리 영역은 트렌치 소자 분리 영역 또는 LOCOS(local oxidation of silicon) 소자 분리 영역인 것을 특징으로 하는 반도체 소자.
  19. 스크라이브 라인 영역 및 소자 영역을 가지는 P형의 실리콘 기판에 N-웰을 형성하는 단계와,
    상기 N-웰이 형성된 상기 실리콘 기판중 상기 스크라이브 라인 영역의 일부와, 상기 소자 영역의 일부인 제1 영역에만 P형 도판트를 주입하는 제1 이온 주입 단계와,
    상기 실리콘 기판의 표면을 산화시켜 상기 스크라이브 라인 영역의 일부 및 상기 제1 영역에만 소정의 두께를 가지는 제1 산화막을 형성하는 단계와,
    상기 제1 영역에 주입된 P형 도판트를 상기 제1 산화막이 형성된 상기 실리콘 기판 내에서 확산시켜 상기 제1 영역에 P-웰을 형성하는 단계와,
    상기 스크라이브 라인 영역에 형성된 상기 제1 산화막을 제거하여 상기 스크라이브 라인 영역에서 상기 실리콘 기판 상면으로부터 소정 깊이 만큼 파여진 실리콘 기판 표면에 의해 형성되는 제1 단차부를 형성하는 단계와,
    상기 제1 영역에 형성된 상기 제1 산화막을 제거하여 상기 P-웰의 표면에서 상기 실리콘 기판 상면으로부터 소정 깊이 만큼 파여진 실리콘 기판의 제1 웰 표면에 의해 형성되는 제2 단차부를 형성하는 단계와,
    상기 스크라이브 라인 영역에서 상기 제1 단차부를 이용하여 얼라인 키를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  20. 제19항에 있어서, 상기 제1 이온 주입 단계에서 주입된 상기 P형 도판트는 붕소 이온인 것을 특징으로 하는 반도체 소자의 제조 방법.
  21. 제19항에 있어서, 상기 제1 산화막은 500 ∼ 5000Å의 두께를 가지도록 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  22. 제19항에 있어서, 상기 P-웰을 형성하는 단계에서, 상기 P-웰은 상기 실리콘 기판의 표면으로부터 1 ∼ 12㎛의 접합 깊이를 가지도록 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  23. 제19항에 있어서, 상기 스크라이브 라인 영역에 형성된 상기 제1 산화막을 제거하는 단계 및 상기 제1 영역에 형성된 상기 제1 산화막을 제거하는 단계는 각각 습식 식각 공정에 의하여 행해지는 것을 특징으로 하는 반도체 소자의 제조 방법.
  24. 제19항에 있어서, 상기 제1 단차부 형성을 위한 상기 제1 산화막 제거 단계 및 상기 제2 단차부 형성을 위한 상기 제1 산화막 제거 단계는 동시에 행해지는 것을 특징으로 하는 반도체 소자의 제조 방법.
  25. 제19항에 있어서, 상기 N-웰을 형성하는 단계 후 상기 제1 이온 주입 단계 전에,
    상기 스크라이브 라인 영역의 일부 및 상기 제1 영역 만을 노출시키는 제1 이온 주입 마스크 패턴을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  26. 제25항에 있어서, 상기 제1 이온 주입 마스크 패턴은 실리콘 질화막으로 이루어지는 것을 특징으로 하는 반도체 소자의 제조 방법.
  27. 제19항에 있어서, 상기 얼라인 키를 형성하기 전에,
    상기 제1 단차부 및 제2 단차부가 형성된 상기 실리콘 기판중 상기 스크라이브 라인 영역의 일부 및 상기 소자 영역의 타부인 제2 영역에만 P형 도판트를 주입하는 제2 이온 주입 단계와,
    상기 스크라이브 라인 영역의 제1 단차부를 구성하는 상기 파여진 실리콘 기판 표면과, 상기 제2 영역에서의 실리콘 기판 표면을 산화시켜 소정의 두께를 가지는 제2 산화막을 형성하는 단계와,
    상기 제2 영역에 주입된 P형 도판트를 상기 제2 산화막이 형성된 상기 실리콘 기판 내에 확산시켜 상기 제2 영역에 포켓 P-웰을 형성하는 단계와,
    상기 스크라이브 라인 영역에 형성된 상기 제2 산화막을 제거하여 상기 스크라이브 라인 영역에서 실리콘 기판 상면으로부터 상기 제1 단차부에서 보다 낮은 깊이로 파여진 실리콘 기판 표면에 의해 형성되는 얼라인 키 형성용 단차부를 형성하는 단계와,
    상기 제2 영역에 형성된 상기 제2 산화막을 제거하여 상기 포켓 P-웰의 표면에서 상기 실리콘 기판 상면으로부터 소정 깊이 만큼 파여진 실리콘 기판의 제2 웰 표면에 의해 형성되는 제3 단차부를 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  28. 제27항에 있어서, 상기 제2 이온 주입 단계에서 주입된 상기 P형 도판트는 붕소 이온인 것을 특징으로 하는 반도체 소자의 제조 방법.
  29. 제27항에 있어서, 상기 제2 산화막은 500 ∼ 5000Å의 두께를 가지는 것을 특징으로 하는 반도체 소자의 제조 방법.
  30. 제27항에 있어서, 상기 포켓 P-웰을 형성하는 단계에서, 상기 포켓 P-웰은 상기 P-웰보다 얕은 접합 깊이를 가지며, 상기 실리콘 기판의 표면으로부터 1 ∼ 12㎛의 접합 깊이를 가지도록 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  31. 제27항에 있어서, 상기 제1 단차부에 형성된 제2 산화막을 제거하는 단계 및 상기 제2 영역에 형성된 상기 제2 산화막을 제거하는 단계는 각각 습식 식각 공정에 의하여 행해지는 것을 특징으로 하는 반도체 소자의 제조 방법.
  32. 제27항에 있어서, 상기 얼라인 키 형성용 단차부 형성을 위한 상기 제2 산화막 제거 단계 및 상기 제3 단차부 형성을 위한 상기 제2 산화막 제거 단계는 동시에 행해지는 것을 특징으로 하는 반도체 소자의 제조 방법.
  33. 제27항에 있어서,
    상기 제1 단차부를 형성하기 위한 제1 산화막 제거 단계에서는 상기 스크라이브 라인 영역의 일부에서 상기 실리콘 기판의 표면에 소정 두께의 제1 산화막 잔류층이 남아 있도록 상기 제1 산화막의 일부만을 제거하고,
    상기 제2 이온 주입 단계는 상기 스크라이브 라인 영역의 일부에 상기 제1 산화막 잔류층이 남아 있는 상태에서 행해지는 것을 특징으로 하는 반도체 소자의 제조 방법.
  34. 제27항에 있어서, 상기 얼라인 키 형성용 단차부는 상기 제2 단차부 및 제3 단차부보다 더 큰 단차를 가지는 것을 특징으로 하는 반도체 소자의 제조 방법.
  35. 제27항에 있어서, 상기 N-웰을 형성하는 단계 후 상기 제1 이온 주입 단계 전에, 상기 스크라이브 라인 영역의 일부 및 상기 제1 영역 만을 노출시키는 제1 이온 주입 마스크 패턴을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  36. 제35항에 있어서, 상기 제2 이온 주입 단계 전에, 상기 스크라이브 라인 영역의 일부 및 상기 제2 영역 만을 노출시키는 제2 이온 주입 마스크 패턴을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  37. 제36항에 있어서, 상기 제2 이온 주입 마스크 패턴은 상기 제1 이온 주입 마스크 패턴의 위에 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  38. 제36항에 있어서, 상기 제2 이온 주입 마스크 패턴은 실리콘 질화막으로 이루어지는 것을 특징으로 하는 반도체 소자의 제조 방법.
  39. 제27항에 있어서,
    상기 얼라인 키 형성용 단차부에 의하여 형성되는 단차를 얼라인 키로 이용하여 상기 실리콘 기판상에 활성 영역을 한정하기 위한 포토레지스트 패턴을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  40. 실리콘 기판의 스크라이브 라인 영역에 상기 실리콘 기판의 표면을 일부 노출시키는 제1 실리콘 질화막 패턴을 형성하는 단계와,
    상기 실리콘 기판의 노출된 표면을 산화시켜 제1 산화막을 형성하는 단계와,
    상기 제1 산화막을 제거하여 상기 스크라이브 라인 영역에서 상기 실리콘 기판 상면으로부터 소정 깊이 만큼 파여진 실리콘 기판 표면에 의해 형성되는 단차부를 형성하는 단계와,
    상기 단차부를 얼라인 키로 이용하여 상기 실리콘 기판에 활성 영역을 한정하기 위한 포토레지스트 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  41. 제40항에 있어서, 상기 제1 실리콘 질화막 패턴을 형성하는 단계 전에,
    상기 실리콘 기판에 깊은 웰을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  42. 제40항에 있어서, 상기 제1 산화막은 500 ∼ 5000Å의 두께로 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  43. 제40항에 있어서, 상기 제1 산화막은 습식 식각 공정에 의하여 제거되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  44. 제40항에 있어서, 상기 단차부를 형성하는 단계 후,
    상기 파여진 실리콘 기판 표면을 산화시켜 제2 산화막을 형성하는 단계와,
    상기 제2 산화막을 제거하여 상기 스크라이브 라인 영역에서 상기 단차부의 깊이를 증가시키는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  45. 제44항에 있어서, 상기 단차부를 형성하는 단계 후, 상기 제2 산화막을 형성하기 전에 상기 제1 실리콘 질화막 패턴 위에 상기 단차부를 노출시키는 제2 실리콘 질화막 패턴을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  46. 제44항에 있어서, 상기 제2 산화막은 500 ∼ 5000Å의 두께로 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  47. 제44항에 있어서, 상기 제2 산화막은 습식 식각 공정에 의하여 제거되는 것을 특징으로 하는 반도체 소자의 제조 방법.
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