JP4718961B2 - 半導体集積回路装置及びその製造方法 - Google Patents

Description

この発明は、半導体集積回路装置及びその製造方法に係わり、特に、フォトリソグラフィ工程における位置合わせに関する。

半導体集積回路装置の製造には、フォトリソグラフィ技術が利用される。この技術は、フォトレジスト膜のうちの選択された部分を露光し、任意のパターンを形成する技術である。任意のパターンが形成されたフォトレジスト膜は、絶縁膜や導電膜のエッチングの障壁（マスク）として、あるいは不純物のインプランティングの障壁（マスク）として用いられる。フォトレジスト膜の露光にはフォトマスクが利用される。フォトマスクには任意のパターンが描かれており、この任意のパターンがフォトレジスト膜に転写されることとなる。転写の際には、フォトマスクを、所定の位置に正確に合わせることが重要である。このため、ウェーハ、あるいはチップ内には位置合わせマーク（以下位置合わせマークと記す）が形成される。例えば、露光装置は、位置合わせマークを読み取ることで、フォトマスクを所定の位置に合わせる。位置合わせマークについては、例えば、特許文献１に記載される。以下、本明細書では、適宜、フォトリソグラフィ技術を利用する製造工程を、ＰＥＰ、又はＰＥＰ工程と略す。

具体的な半導体集積回路装置の製造例として、NAND型Flash EEPROMの製造例を示す。

NAND型Flash EEPROMのウェル形成工程、又はチャネルイオン注入工程（しきい値制御用不純物の導入工程）は、浮遊ゲート形成工程前に行われる。これは、例えば、特許文献２に記載される。ゆえに、ウェル工程は、必然的にアクティブエリア工程（素子分離領域形成工程、以下ＳＴＩ工程と記す）の前に行われることとなる。ウェル形成工程では、任意の領域に対して必要な種類の不純物を打ち分ける。このため、ＰＥＰが複数回行われる。複数回あるゆえに、各ＰＥＰレイヤーの間の合わせずれを少なくする必要が出てくる。この目的で、ウェル形成工程の前に、位置合わせマークのみを形成する工程を入れる。この位置合わせマークは、ＺＬマークと称されることがあり、位置合わせマークのみを形成する工程は、ＺＬ工程と略されることがある。

位置合わせマーク（ＺＬマーク）を形成する理由は、ウェル形成工程は半導体基板に不純物を打ち込むだけであるため、基板の表面に明確な痕跡が残らないことにある。このため、最初のＰＥＰ工程としてＺＬ工程を行い、基板表面、例えば、ウェーハ表面、又はチップ表面に位置合わせマークのみを形成する。ウェル形成工程における複数回のＰＥＰにおいては、形成された位置合わせマークに、フォトマスクを合わせながら行う。ＳＴＩ工程におけるＰＥＰについても、形成された位置合わせマークに、フォトマスクを合わせながら行う。

しかしながら、このような製造例であると、位置合わせマークを形成するためだけに、ＰＥＰ工程を行うこととなる。位置合わせマークは、デバイス動作にまったく無関係である。ＰＥＰ工程は、集積回路の製造工程の中でも相対的に高価である。ＰＥＰ工程を、位置合わせマークを形成するためだけに行うことは、製造コストの上昇につながる。

さらに、ウェル工程のＰＥＰにおいては、形成された位置合わせマークにフォトマスクを合わせつつ、行われる。つまり、ウェルどうしの間は間接合わせとなる。ＳＴＩ工程のＰＥＰも同様であり、ウェルとＳＴＩとの間は、間接合わせとなる。このため、チップのシュリンクが困難である。
特開平７−１４７２２１号公報 特開２００２−９１７３

この発明は、製造コストの上昇を抑制することが可能な半導体集積回路装置及びその製造方法を提供する。

この発明の第１態様に係る半導体集積回路装置の製造方法は、半導体基板上に、第１開口と、第１のウェル形成領域に対応した第２開口とを含む第１の膜を形成する工程と、前記半導体基板内に、前記第１開口、及び前記第２開口を介して第１のウェル用の不純物を導入する工程と、前記第１開口を位置合わせマークに用いて、前記第１の膜に、第２のウェル形成領域に対応した第３開口を少なくとも形成する工程と、前記半導体基板内に、少なくとも前記第３開口を介して第２のウェル用の不純物を導入する工程とを具備し、前記第３開口を少なくとも形成する工程は、前記第１開口を位置合わせマークに用いて、前記第１開口を拡幅しつつ、前記半導体基板内に、前記拡幅された第１開口を介して溝を形成する工程を含み、前記少なくとも前記第３開口を介して第２のウェル用の不純物を導入する工程は、前記拡幅された前記第１開口を介して前記第２のウェル用の不純物を導入する工程を含み、該工程に続いて、前記第１の膜を除去した後、前記半導体基板上に、第２の膜を形成する工程と、前記溝を位置合わせマークに用いて、前記第２の膜に、第３のウェル形成領域に対応した第４開口を形成する工程と、前記半導体基板内に、前記第４開口を介して第３のウェル用の不純物を導入する工程と、前記溝を位置合わせマークに用いて、前記半導体基板に、素子分離領域を形成する工程とを具備する。

この発明の第２態様に係る半導体集積回路装置の製造方法は、半導体基板上に、第１開口、第２開口、及びしきい値制御用不純物導入領域に対応した第３開口を含む第１の膜を形成する工程と、前記半導体基板内に、前記第１開口、前記第２開口、及び前記第３開口を介してしきい値制御用の不純物を導入する工程と、前記第１の膜上、及び前記第１開口、前記第２開口、及び前記第３開口から露呈した前記半導体基板上に、第２の膜を形成する工程と、前記第１開口を位置合わせマークに用いて、前記第２の膜に、第１のウェル形成領域に対応した第４開口を少なくとも形成する工程と、前記半導体基板内に、少なくとも前記第４開口を介して第１のウェルを形成する不純物を導入する工程とを具備する。

この発明の第３態様に係る半導体集積回路装置は、半導体基板と、前記半導体基板内に形成された第１のウェルと、前記半導体基板内に形成された第２のウェルと、前記半導体基板、前記第１のウェル、及び前記第２のウェルの少なくともいずれか一つに形成された、しきい値制御用の不純物が導入された領域と、前記半導体基板内に形成された位置合わせマークとしての溝と、前記溝内に形成され、前記半導体基板表面より低い高さまで前記溝を埋め込む積層構造と、を具備し、前記溝の周囲に、前記第１のウェルに含まれる不純物と同じ不純物を含む拡散層と、前記第２のウェルに含まれる不純物と同じ不純物を含む拡散層、もしくは前記しきい値制御用の不純物と同じ不純物を含む領域のいずれかが形成される。

この発明によれば、製造コストの上昇を抑制することが可能な半導体集積回路装置及びその製造方法を提供できる。

以下に説明する実施形態は、概略、最初に行っていた位置合わせマークのみを形成する工程（ＺＬ工程）を廃する。その代わりに、位置合わせマークとして利用可能なパターンを、ウェル工程のＰＥＰに使用されるフォトマスクや、チャネルイオン注入工程のＰＥＰに使用されるフォトマスクに入れる。このようにして、位置合わせマークとして利用可能な痕跡を基板表面に作る。これにより、製造工程数の削減を図り、製造コストの上昇を抑える。

さらに、位置合わせマークとして利用可能な痕跡を、ウェル形成工程や、チャネルイオン注入工程において得る。これにより、ウェルどうしの間の合わせの関係、及びウェルとＳＴＩとの間の合わせの関係が、間接合わせから直接合わせに変わる。また、しきい値制御用不純物導入領域とウェルとの間の合わせの関係も直接合わせに変わる。このように、ＰＥＰレイヤーどうしの間の合わせの関係が、間接合わせから直接合わせに変わる箇所もでき、チップのシュリンクの困難性が緩和される。

合わせの関係が、直接合わせに変わった箇所においては、各ＰＥＰレイヤーどうしの間の設計ルールを厳しくすることができ、チップのシュリンクに有利である。また、シュリンクを行わないならば、例えば、ウェルどうしの離隔距離が広がるようになるから、例えば、素子間耐圧が改善できる、という利点を得ることができる。

以下、この発明の実施形態のいくつかを、図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。

（第１実施形態）
この発明の第１実施形態を、図１〜図８を参照して説明する。

図１は、第１実施形態に係る半導体集積回路装置、例えば、NAND型Flash EEPROMにおける、素子分離領域(以後ＳＴＩと記す)形成直後の断面構造の一例を示す断面図である。

半導体基板、例えば、シリコン基板１内には、複数のウェル形成領域が設定される。異なる種類の回路を一つの基板１内に形成するためである。例えば、NAND型Flash EEPROMにおいては、メモリセルアレイ、周辺回路、周辺回路内にある昇圧回路、周辺回路内にある高耐圧系回路（例えば、アイソレーショントランジスタ）等が、基板１内に形成される。ここでは、一例として第１のウェル形成領域３、第２のウェル形成領域４、及び第３のウェル形成領域５を示す。これらウェル形成領域３、４、５の表面付近各々には、第１のウェル７、第２のウェル８、及び第３のウェル９がそれぞれ形成される。

基板１の表面付近には、ウェル形成領域３、４、５の他に、位置合わせマーク形成領域２が設定される。位置合わせマークを基板１上、あるいは基板１内に形成するためである。マーク形成領域２内には、第１の溝６が形成される。第１の溝６の底部には、第１のウェル７の形成時に同時に注入された不純物拡散層１０が形成され、かつ、第１の溝６の底部とその周囲には、第２のウェル８の形成時に同時に注入された不純物拡散層１１が形成される。

基板１の表面上には、例えば、７ｎｍ厚程度のゲート酸化膜１２が形成される。ゲート酸化膜１２上には、例えば、１５０ｎｍ厚程度の導電性シリコン膜１３が形成される。導電性シリコン膜１３は、例えば、メモリセルアレイにおいては、メモリセルのフローティングゲート電極(以後ＦＧと記す)に使用され、周辺回路においては、トランジスタのゲート電極に使用される。導電性ポリシリコン膜１３上にはシリコン窒化膜１４が形成される。シリコン窒化膜１４は、素子分離領域を形成する際のＣＭＰ時、シリコン酸化膜のストッパとなる。シリコン窒化膜１４、導電性ポリシリコン膜１３、及び基板１には、素子分離用の第２の溝１５が形成される。第２の溝１５内には、シリコン酸化膜１６が充填されており、これによりＳＴＩが構成される。

図２〜図８は、第１実施形態に係る装置の製造方法の一例を示す断面図である。

図２に示すように、シリコン基板１上に、例えば、熱酸化法を用いて基板１表面を酸化し、例えば、１０ｎｍ程度の厚さのシリコン酸化膜１７（以下パッド酸化膜（Pad oxide）と記す）を形成する。次いで、パッド酸化膜１７上に、例えば、ＣＶＤ法を用いてポリシリコンを堆積し、例えば、５０ｎｍ程度の厚さのダミーポリシリコン膜１８を形成する。次いで、基板１の上方にフォトレジストを塗布し、フォトレジスト膜１９を形成する。次いで、フォトリソグラフィ法を用いて、フォトレジスト膜１９の第１のウェル形成領域３に対応した部分に開口部１００を形成する。開口部１００は、第１のウェルを形成するための不純物を導入するための窓である。この時、フォトレジスト膜１９の位置合わせマーク形成領域２に対応した部分に開口部１０１を形成する。開口部１０１は、ダミーポリシリコン膜１８に位置合わせマークとして利用可能な痕跡を形成するために利用される。フォトマスクに描かれたフォトレジスト膜１９に転写するマスクパターンには、第１のウェルの形成パターンと、位置合わせマークの形成パターンとの両方を入れておく。このＰＥＰは、最初のＰＥＰである。このため、下地、例えば、基板１（ウェーハ）上には位置合わせマークは無いから、これを読み取る必要はない。基板（ウェーハ）上の各々のチップの露光は、例えば、露光装置による所定のステップピッチで行っていけば良い。例えば、ラフアライメントで良い。次いで、ＲＩＥ法を用いて、ダミーポリシリコン膜１８をエッチングし、このエッチングをパッド酸化膜１７表面で止める。このエッチングの際、位置合わせマーク形成領域２の部分にあるダミーポリシリコン膜１８には、段差、例えば、開口２７が形成される。開口２７は、位置合わせマークとして利用可能である。次いで、フォトレジスト膜１９をマスクに用いて不純物２０、例えば、ボロンをイオン注入する。これにより、基板１の第１のウェル形成領域３に対応した部分に第１のウェル７が形成される。さらに、位置合わせマーク形成領域２に対応した部分にも、拡散層１０が形成される。

次に、図３に示すように、フォトレジスト膜１９をアッシングし、例えば、硫酸と過酸化水素水との混合液を用いて剥離する。なお、必要に応じてＨＦ系の薬剤を用いても良い。これは後のフォトレジスト膜の剥離工程においても同様である。次いで、基板１の上方にフォトレジストを塗布し、フォトレジスト膜２１を形成する。次いで、フォトリソグラフィ法を用いて、フォトレジスト膜２１の第２のウェル形成領域４に対応した部分に、開口部１０２を形成する。開口部１０２は、第２のウェルを形成するための不純物を導入する窓である。このとき、ダミーポリシリコン膜１８には開口２７がある。開口２７を位置合わせマークとして利用する。例えば、露光装置は、開口２７を読み取ることで、開口部１０２を形成するためのフォトマスクを所定の位置に合わせる。これは、例えば、ラフアライメントの後に実行されるファインアライメントである。開口２７のＰＥＰレイヤーは、第１のウェル７のＰＥＰレイヤーそのものである。従って、第２のウェル８のＰＥＰレイヤーは、第１のウェル７のＰＥＰレイヤーに対して直接合わせとなる。

なお、本例では、第２のウェル形成工程におけるＰＥＰにおいて、フォトレジスト膜２１に、開口部１０２を形成するほか、位置合わせマーク形成領域２に対応した部分に開口部１０３を形成する。なお、第１のウェル形成領域３の全て、及び第３のウェル形成領域５の全ては、フォトレジスト膜２１で覆う。

次に、図４に示すように、シリコン酸化膜のエッチングレートが速く、ポリシリコンのエッチングレートが遅い条件としたＲＩＥ法を用いて、基板１をエッチングする。このとき、シリコン酸化膜、即ち、パッド酸化膜１７が露呈しているところは、ダミーポリシリコン膜１９に形成された開口２７しかない。従って、この箇所に露出したパッド酸化膜１７がエッチングされる。引き続き、ポリシリコンのエッチングレートが速く、シリコン酸化膜のエッチングレートが遅い条件としたＲＩＥ法を用いて、基板１をエッチングする。すると、開口部１０２、１０３内に露呈したダミーポリシリコン膜１８がエッチングされる。さらに、開口２７から露呈したシリコン基板１もエッチングされ、位置合わせマーク形成領域２の部分に第１の溝６が形成される。第１の溝６の深さは、後に行われるＰＥＰの際に、露光装置が読み取り可能なようにするために、一定以上の深さが必要である。しかし、深すぎると、フォトレジストが埋め込めなくなる事情が生ずる。このため、本例では、第１の溝６の深さの一例として、０．０２μｍ以上０．１５μｍ以下が採用される。次いで、フォトレジスト膜２１をマスクに用いて不純物２２、例えば、ボロン、又はリン、あるいは砒素をイオン注入する。これにより、基板１の第２のウェル形成領域４に対応した部分に第２のウェル８が形成される。さらに、位置合わせマーク形成領域２に対応した部分にも、拡散層１１が形成される。ここでイオン注入においては、不純物ピークを基板１内に有するようにして、イオン注入のドーズばらつきを減らすことを行う。よって、位置合わせマーク形成領域２に対応した基板１にも、拡散層１１の不純物ピークが形成されることとなる。なお、第２のウェル８は、シリコン基板１の濃度のままで良い場合には深く形成せずに、ボロン、又は燐、あるいは砒素を、しきい値制御用（チャネルイオン注入）として浅く形成してもよい。

次に、図５に示すように、フォトレジスト膜２１をアッシングし、例えば、硫酸と過酸化水素水との混合液を用いて剥離する。次いで、ダミーポリシリコン膜１８を除去する。除去する方法は、シリコン酸化膜との選択比がとれる条件としたブランケットＲＩＥ法、もしくはＣＤＥ法がある。このとき、マーク形成領域２の中の第１の溝６だけは、シリコンが露出しているためにエッチングが進む。ブランケットＲＩＥ法を用いれば、異方性のエッチングであるから、第１の溝６の深さが深くなる。また、ＣＤＥ法を用いれば、等方性のエッチングであるから、第１の溝６は横方向にも広がる。しかし、等方的にエッチングされるから溝６の形状は歪まない。どちらの方法にしても、位置合わせマーク（ＺＬマーク）としては問題なく、後のプロセスにも影響はない。

次に、図６に示すように、基板１の上方にフォトレジストを塗布し、フォトレジスト膜２３を形成する。次いで、フォトリソグラフィ法を用いて、フォトレジスト膜２３の第３のウェル形成領域５に対応した部分に開口部１０４を形成する。開口部１０４は、第３ウェルを形成するための不純物を導入するための窓である。このとき、第１の溝６を位置合わせマークとして利用する。例えば、露光装置は、第１の溝６を読み取ることで、開口部１０３を形成するためのフォトマスクを所定の位置に合わせる。第１の溝６は、開口２７に対して自己整合的に形成されたものである。つまり、第１の溝６のＰＥＰレイヤーもまた、第１のウェル７のＰＥＰレイヤーそのもの、といえる。従って、第３のウェル９のＰＥＰレイヤーは、第１のウェル７のＰＥＰレイヤーに対して直接合わせとなる。次いで、フォトレジスト膜２３をマスクに用いて不純物２４、例えば、リンをイオン注入する。これにより、基板１の第３のウェル形成領域５に対応した部分に第３ウェル９が形成される。

次に、図７に示すように、フォトレジスト膜２３をアッシングし、例えば、硫酸と過酸化水素水との混合液を用いて剥離する。この時点で、例えば、１０５０℃程度の温度でアニールを行い、これまで注入した不純物を活性化させる。このアニール工程をもって、ウェル工程が終了する。

次に、ＳＴＩ工程へと進む。図７の断面図を参照して説明する。

まず、パッド酸化膜１７を、例えば、フッ化アンモニウム水溶液等を用いて剥離する。次いで、シリコン基板１上に、例えば、熱酸化法を用いて基板１の表面を酸化し、例えば、１０ｎｍ程度の厚さのシリコン酸化膜１２（以下ゲート酸化膜（Gate oxide）と記す）を形成する。次いで、ゲート酸化膜１２上に、例えば、ＣＶＤ法を用いてポリシリコンを堆積し、ポリシリコン膜１３を形成する。次いで、ポリシリコン膜１３上に窒化シリコンを堆積し、シリコン窒化膜１４を形成する。次いで、シリコン窒化膜１３上に酸化シリコンを堆積し、シリコン酸化膜２５を形成する。シリコン酸化膜２５は、基板１をエッチングするときのマスクとなる。次いで、シリコン酸化膜２５上にフォトレジストを塗布し、フォトレジスト膜２６を形成する。次いで、フォトリソグラフィ法を用いて、ＳＴＩ形成領域に対応した部分に、開口部１０５を形成する。このとき、第１の溝６を位置合わせマークとして利用する。第１の溝６のＰＥＰレイヤーは、上述した通り、第１のウェル７のＰＥＰレイヤーそのもの、といえるから、ＳＴＩのＰＥＰレイヤーは、第１のウェル７のＰＥＰレイヤーに対して直接合わせとなる。

次に、図１に示すように、フォトレジスト膜２６をマスクに用いて、シリコン酸化膜２５を異方性エッチング（ＲＩＥ）する。次いで、エッチングされたシリコン酸化膜２５をマスクに用いて、シリコン窒化膜１４、ポリシリコン膜１３、ゲート酸化膜１２、及びシリコン基板１を順に異方性エッチング（ＲＩＥ）し、第２の溝１５を形成する。第２の溝１５によって基板１がエッチングされる深さの一例は、０．１５μｍ以上である。この深さは、例えば、ＦＮトンネル電流を用いたＥＥＰＲＯＭではデータ書き込み、及びデータ消去に１０Ｖ以上の電圧が必要であり、この電圧を有する２つの素子領域（アクティブエリア）を２μｍ以下の分離幅で分離するために必要な深さから選ばれている。

また、第２のウェル８の不純物の拡散深さは、第２の溝１５、即ち、シャロートレンチによって分離されない深さとする。これにより、第２のウェル８のウェルコンタクトは、複数の素子領域で共有化でき、回路面積を縮小することができる。

また、第１のウェル７の不純物の拡散深さも、同様に、シャロートレンチによって分離されない深さとし、複数の素子領域で第１のウェル７のウェルコンタクトを共有化する。これにより、第１のウェル７も、第２のウェル８と同様に回路面積を縮小することができる。

さらに、第３ウェル５の不純物の拡散深さも、同様に、シャロートレンチによって分離されない深さとする。第３ウェル５も、複数の素子領域でウェルコンタクトを共有化することで、第１のウェル７、及び第２のウェル８と同様に回路面積を縮小することができる。次いで、残ったシリコン酸化膜２５を、ＨＦ等を用いて除去し、その後、新たに酸化シリコンを堆積し、シリコン酸化膜１６を形成する。次いで、シリコン酸化膜１６の表面を、ＣＭＰ法を用いて平坦化し、素子領域にシリコン窒化膜１４を露出させる。ここで、ＳＴＩ工程は終了となる。

第１実施形態に係る製造方法のアライメントツリーを図８に示す。アライメントツリーとは、各ＰＥＰレイヤーどうしの合わせの関係を示すものである。

また、第１実施形態のアライメントツリーとともに、参考例に係る製造方法のアライメントツリーを図９に示す。

まず、参考例を説明する。

図９に示すように、参考例では、ＳＴＩ工程までの全てのＰＥＰレイヤーは、ウェル形成工程の前に形成する位置合わせマーク（ＺＬマーク）に合わせられる。参考として、ＺＬマーク１０６の一例を図１０に示す。同図に示すように、ＺＬマーク１０６は、第１のウェル〜第３ウェルを形成する前に、基板１の位置合わせマーク形成領域２に形成される。

図９に示すように、第１のウェルを規定するレイヤー（以下第１のウェルＰＥＰレイヤー）２１２〜第３ウェルを規定するレイヤー（以下第３ウェルＰＥＰレイヤー）２１４は、第１の溝１０６を規定するレイヤー（以下ＺＬマークＰＥＰレイヤー）２１１に対して合わせられる。つまり、第１のウェルＰＥＰレイヤー２１２〜第３のウェルＰＥＰレイヤー２１４は、ＺＬＰＥＰレイヤー２１１に対して直接合わせである。その合わせ精度を“ａ”とする。なお、チャネルイオン注入（Channel I/I）を行うレイヤー２１５があれば、これもまた、ＺＬマークＰＥＰレイヤー２１１に対して直接合わせである。この合わせ精度も“ａ”である。

しかしながら、第１のウェルＰＥＰレイヤー２１２と第２のウェルＰＥＰレイヤー２１３との間は、間接合わせである。同様に、第１のウェルＰＥＰレイヤー２１２と第３ウェルＰＥＰレイヤー２１４との間も同様である。間接あわせにおける合わせ精度は、例えば、“ａ”の自乗和の平方根（√ａ^２＋ａ^２）である。即ち、“ａ×√２”である。

対して、第１実施形態によれば、第１のウェルＰＥＰレイヤー１１１´はＺＬマーク込みであり、ＺＬマークＰＥＰレイヤーは第１のウェルＰＥＰレイヤーそのものとなる。このため、図８に示すように、第１のウェルＰＥＰレイヤー１１１´と第２のウェルＰＥＰレイヤー１１３との間は、参考例と異なり、直接合わせとなる。同様に、第１のウェルＰＥＰレイヤー１１１´と第３ウェルＰＥＰレイヤー１１４との間も直接合わせとなる。

従って、合わせ精度は“ａ”となり、参考例の“ａ×√２”に比較して改善される。

以下、合わせ精度と、その改善効果とについて、具体的な一例をあげて説明する。

ウェル形成工程におけるＰＥＰは、他のＰＥＰ、例えば、ＳＴＩ工程におけるＰＥＰに比較して、精細なパターンを必要としない。このため、例えば、旧型の露光装置を使用することが可能である。旧型の露光装置を使用した場合の合わせ精度の値は、例えば、１００ｎｍから２００ｎｍの間である（直接合わせの場合）。

対して、ＳＴＩ工程におけるＰＥＰは、例えば、メモリセルを最小ピッチで分離したい要求があり、ウェル形成工程におけるＰＥＰに比較してパターンが精細である。かつ、メモリセルを最小ピッチで分離することを、例えば、露光面の全面で保証したい。このために、例えば、最先端の露光装置が使用される。最先端の露光装置の合わせ精度の値は、例えば、２０ｎｍから５０ｎｍの間である（直接合わせの場合）。ここでは、前者の合わせ精度をａ[ｎｍ]、後者の合わせ精度をｂ[ｎｍ]とする。前者と後者との関係の一例は、おおよそａ≧２ｂである。

第１実施形態によれば、第２のウェルＰＥＰレイヤー２１３と第３ウェルＰＥＰレイヤー２１４との間は、間接合わせとなる。その合わせ精度は、“ａ×√２”である。しかし、第２のウェルＰＥＰレイヤー２１３と第１のウェルＰＥＰレイヤー２１１´との間、及び第３ウェルＰＥＰレイヤー２１４と第１のウェルＰＥＰレイヤー２１１´との間は、それぞれ直接合わせである。その合わせ精度は、“ａ”である。ここで、ａ＝１５０ｎｍと仮定すると、第１実施形態の合わせ精度は１５０ｎｍである。対して、参考例の合わせ精度は１５０ｎｍ×√２≒２１２ｎｍである。

このように、第１実施形態によれば、参考例に比較して、第１のウェルと、その他のウェルとの合わせ精度が約７１％（＝１５０ｎｍ／２１２ｎｍ）以下に改善できる効果が得られる。

また、参考例においては、ＳＴＩを規定するレイヤー（以下ＳＴＩＰＥＰレイヤー）２１６と第１のウェルＰＥＰレイヤー２１３〜第３のウェルＰＥＰレイヤー２１５との間は全て、間接合わせである。その合わせ精度は、ａ［ｎｍ］とｂ［ｎｍ］との自乗和の平方根（√ａ^２＋ｂ^２）である。合わせ精度ａとｂとの間には、上述の通り“ａ≧２ｂ”なる関係があるから、例えば、√ａ^２＋ｂ^２≧ｂ×√５［ｎｍ］となる。

対して、本例においては、ＳＴＩＰＥＰレイヤー２１６は、第１のウェルＰＥＰレイヤーに対して直接合わせになるために、合わせ精度はｂ［ｎｍ］と考えることができる。このように、本例によれば、参考例に比較して、ＳＴＩと第１のウェルとの合わせ精度を、約４５％（＝１／√５）以下に改善できる。

より具体的には、ｂ＝３０ｎｍ、ａ＝１５０と仮定すると、本例の合わせ精度は３０ｎｍである。対して、参考例の合わせ精度は、√１５０^２＋３０^２≒１５３ｎｍである。このように、本例によれば、具体的には、参考例に比較して、ＳＴＩと第１のウェルとの合わせ精度を、約２０％（＝３０ｎｍ／１５３ｎｍ）に改善できる。

合わせ精度が向上すると、関係するレイヤー間の設計ルールを厳しくすることができ、チップをシュリンクしやすい、という利点が得られる。また、シュリンクを行わないならば、例えば、メモリセル間の距離や、トランジスタ間の距離等を相対的に大きくとることが可能となり、素子間耐圧の改善も期待できる。

さらに、本例では、位置合わせマークのみを形成する工程を別途行う必要がないため、その分のＰＥＰを削減することもできる。よって、製造コストの面においても有利である。

（第２実施形態）
この発明の第２実施形態を、図１１〜図１６を参照して説明する。

図１１は、第２実施形態に係る半導体集積回路装置、例えば、NAND型Flash EEPROMにおける、ＳＴＩ形成直後の断面構造の一例を示す断面図である。

図１１に示すように、第２実施形態が第１実施形態と異なるところは、
（１） 第１の位置合わせマーク形成領域２-１、及び第２の位置合わせマーク形成領域２-２が設定されること
（２） 第１の溝６の周囲に、第１のウェル７に含まれる不純物と同じ不純物を含む拡散層１０と、トランジスタのしきい値を制御するための不純物と同じ不純物を含む領域４０とが形成されること
にある。他は、第１実施形態と同じである。

図１２〜図１６は、第２実施形態に係る装置の製造方法の一例を示す断面図である。

第２実施形態に係る装置の製造方法が、第１実施形態に係る装置の製造方法と異なるところは、位置合わせマークを形成するために堆積したダミーポリシリコン膜１８を、使用しないことにある。その代わり、基板１内に、位置合わせマークとして利用する第１の溝６を掘る前段階として、第１のウェル７を形成する前に、あるチャネルインプラ工程におけるＰＥＰを行い、そのフォトマスク中に、第１の溝６とは異なる位置合わせマークを入れる。以下詳細に説明する。

図１２に示すように、まず、第１実施形態と同様にして、基板１に、パッド酸化膜１７を形成する。本例では、パッド酸化膜１７に位置合わせマークに利用可能な痕跡を作る。この関係上、パッド酸化膜１７は、第１実施形態のパッド酸化膜１７よりも厚めに形成する。その一例は、第１実施形態では１０ｎｍ程度の厚さであったパッド酸化膜１７を、厚さ２０ｎｍ〜３０ｎｍ程度とする。次いで、パッド酸化膜１７上に、フォトレジストを塗布し、フォトレジスト膜３７を形成する。次いで、フォトリソグラフィ法を用いて、フォトレジスト膜３７の第１の位置合わせマーク形成領域２-１に対応した部分に開口部１０８を形成する。本例では、これと同時に、フォトレジスト膜３７の第２の位置合わせマーク形成領域２-２に対応した部分に開口部１０７を形成する。このとき、マーク形成領域２-１の開口部１０８は、所望の位置合わせマークの形状、例えば、マーク形成領域２-１内に部分的に形成されるような形状とし、マーク形成領域２-２の開口部１０７は、例えば、マーク形成領域２-２の領域全体に形成されるような形状とする。また、それと同時に、フォトレジスト膜３７の第２のウェル形成領域４に対応した部分に開口部１０６を形成する。開口部１０６は、トランジスタのしきい値を制御するための不純物を導入するための窓である。所謂、チャネルイオン注入用の窓である。チャネルイオン注入は、必ずしも形成領域８全体に注入するものではなく、所望の必要な領域のみに注入されても良い。次いで、開口部１０６、１０７、及び１０８から露呈したパッド酸化膜１７を、例えば、フッ化アンモニウム水溶液を用いてエッチングする。この時、第１の位置合わせマーク形成領域２-１の部分にあるパッド酸化膜１７には、段差、例えば、開口６２が形成される。開口６２は、位置合わせマークとして利用可能である。次いで、フォトレジスト膜３７をマスクに用いて不純物３９をイオン注入する。不純物３９は、トランジスタのしきい値を制御するために利用されるものであり、ボロン、又は燐、砒素が利用される。これにより、マーク形成領域２-１、及び２-２、第２のウェル形成領域４には、それぞれチャネルイオン注入領域４０が形成される。

次に、図１３に示すように、フォトレジスト膜３７をアッシングし、例えば、硫酸と過酸化水素水との混合液を用いて剥離する。次いで、基板１の上方に、フォトレジストを塗布し、フォトレジスト膜４１を形成する。次いで、フォトリソグラフィ法を用いて、フォトレジスト膜４１の、第１のウェル形成領域３に対応した部分に開口部１０９を形成する。このとき、フォトレジスト膜４１の、マーク形成領域２-２上方の部分にも開口部１１０を形成する。つまり、フォトマスクに描かれたフォトレジスト膜４１に転写するマスクパターンには、第１のウェルの形成パターンと、位置合わせマークの形成パターンとの両方を入れておく。なお、本例では、第１の位置合わせマーク形成領域２-１、第２のウェル形成領域４、及び第３のウェル形成領域の部分は全てフォトレジスト膜４１で覆う。このリソグラフィは、開口６２を位置合わせマークとして利用する。例えば、露光装置は、開口６２を読み取ることで、開口部１０９、１１０を形成するためのフォトマスクを所定の位置に合わせる。開口６２のＰＥＰレイヤーは、チャネルイオン注入のＰＥＰレイヤーそのものである。従って、第１のウェル７のＰＥＰレイヤーは、チャネルイオン注入のＰＥＰレイヤーに対して直接合わせとなる。次いで、開口部１１０から露呈した基板１を、例えば、ＲＩＥ法を用いてエッチングする。このエッチングには、シリコンのエッチングレートが速く、シリコン酸化膜のエッチングレートが遅い条件を選択する。このため、第２の位置合わせマーク形成領域２-２においては、基板１がエッチングされて第１の溝６が形成される。第１のウェル形成領域３においては、パッド酸化膜１７がエッチングのストッパとなるので溝は形成されない。第１の溝６は、この工程以降、ＳＴＩ工程におけるＰＥＰまで、位置合わせマークとして利用される。第１の溝６の深さは、第１実施形態で説明したような観点から、一例として０．０２μｍ以上０．１５μｍ以下とする。次いで、フォトレジスト膜４１をマスクに用いて不純物２０、例えば、ボロンをイオン注入する。これにより、基板１の第１のウェル形成領域３に対応した部分に第１のウェル７が形成される。さらに、第１の溝６の底に露呈した基板１にもイオンが注入されるため、拡散層１０が形成される。ここで、イオン注入は、不純物ピークを半導体内に有するようにして、イオン注入のドーズばらつきを減らす。よって、第１の溝６の底に露呈した基板１の部分にも、拡散層１０の不純物ピークが形成されることとなる。

次に、図１４に示すように、フォトレジスト膜４１をアッシングし、及び硫酸と過酸化水素水との混合液を用いて剥離する。次いで、基板１の上方に、フォトレジストを塗布し、フォトレジスト膜４６を形成する。次いで、フォトリソグラフィ法を用いて、フォトレジスト膜４６の第２のウェル形成領域４に対応した部分に、開口部１１１を形成する。開口部１１１は、第２のウェルを形成するための不純物を導入する窓である。このとき、基板１には第１の溝６がある。第１の溝６を位置合わせマークとして利用する。例えば、露光装置は、第１の溝６を読み取ることで、開口部１１１を形成するためのフォトマスクを所定の位置に合わせる。第１の溝６のＰＥＰレイヤーは、第１のウェル７のＰＥＰレイヤーそのものである。従って、第２のウェル８のＰＥＰレイヤーは、第１のウェル７のＰＥＰレイヤーに対して直接合わせとなる。次いで、フォトレジスト膜４６をマスクに用いて不純物２２、例えば、ボロン、又はリン、あるいは砒素をイオン注入する。これにより、基板１の第２のウェル形成領域４に対応した部分に第２のウェル８が形成される。

なお、第２のウェル８は、予め形成された半導体基板１の濃度で良く、形成する必要がない場合は形成しなくてもよい。

次に、図１５に示すように、フォトレジスト膜４６をアッシングし、例えば、硫酸と過酸化水素水との混合液を用いて剥離する。次いで、基板１の上方にフォトレジストを塗布し、フォトレジスト膜５０を形成する。次いで、フォトリソグラフィ法を用いて、フォトレジスト膜５０の第３のウェル形成領域５に対応した部分に開口部１１２を形成する。開口部１１２は、第３のウェルを形成するための不純物を導入するための窓である。このとき、第１の溝６を位置合わせマークとして利用する。例えば、露光装置は、第１の溝６を読み取ることで、開口部１１２を形成するためのフォトマスクを所定の位置に合わせる。第１の溝６のＰＥＰレイヤーは、第１のウェル７のＰＥＰレイヤーそのものである。従って、第３のウェル９のＰＥＰレイヤーは、第１のウェル７のＰＥＰレイヤーに対して直接合わせとなる。次いで、フォトレジスト膜５０をマスクに用いて不純物２４、例えば、リンをイオン注入する。これにより、基板１の第３のウェル形成領域５に対応した部分に第３ウェル９が形成される。

次に、図１６に示すように、フォトレジスト膜５０をアッシングし、例えば、硫酸と過酸化水素水との混合液を用いて剥離する。この時点で、例えば、１０５０℃程度の温度でアニールを行い、これまで注入した不純物を活性化させる。第２実施形態においても、このアニール工程をもって、ウェル工程が終了する。

次に、ＳＴＩ工程へと進む。図１６の断面図を参照して説明する。

まず、第１実施形態と同様に、パッド酸化膜１７を、例えば、フッ化アンモニウム水溶液等を用いて剥離する。以下、第１実施形態と同様に、ゲート酸化膜１２、ポリシリコン膜１３、シリコン窒化膜１４、シリコン酸化膜２５を順次形成する。次いで、シリコン酸化膜２５上にフォトレジストを塗布し、フォトレジスト膜２６を形成する。次いで、フォトリソグラフィ法を用いて、ＳＴＩ形成領域に対応した部分に、開口部１０５を形成する。このとき、第１の溝６を位置合わせマークとして利用する。第１の溝６のＰＥＰレイヤーは、第１のウェル７のＰＥＰレイヤーそのものであるから、ＳＴＩのＰＥＰレイヤーは、第１のウェル７のＰＥＰレイヤーに対して直接合わせとなる。

後は、第１実施形態と同様に工程を進めることで、図１１に示す構造を得れば良い。

第２実施形態に係る製造方法のアライメントツリーを図１７に示す。

図９に示した参考例では、最初に形成する第１の溝のＰＥＰレイヤー、つまりＺＬＰＥＰレイヤーに対して、ＳＴＩ工程におけるＰＥＰまでの全てのＰＥＰレイヤーを合わせる。

対して、第２実施形態では、図１７中の参照符号１１０に示すように、チャネルイオン注入を規定するＰＥＰレイヤーと位置合わせマーク（ＺＬマーク）のＰＥＰレイヤーを同じとする。さらに、参照符号１１１´に示すように、第１のウェルを規定するＰＥＰレイヤーと位置合わせマーク（ＺＬマーク）のＰＥＰレイヤーを同じとする。

図１７に示すアライメントツリーは、“第１のチャネルイオン注入”という工程が新たに加わり、製造工程が増えたように見える。しかし、実際はそうではない。第１実施形態では省略したが、実際の製造方法では、各ウェルの形成工程の後、複数回のチャネルイオン注入工程が行われる。第２実施形態では、これら複数回のチャネルイオン注入のうちの１つを、“第１のチャネルイオン注入”として、最初に行うだけに過ぎない。製造工程は増えてはいない。そして、第２実施形態は、第１のチャネルイオン注入を規定するＰＥＰレイヤー１１０に、位置合わせマーク（ＺＬマーク）を入れる。つまり、第２実施形態は、位置合わせマーク（ＺＬマーク）だけを形成する、という工程が、第１実施形態と同様に無い。従って、位置合わせマークだけを形成する、という工程が有る参考例（図９、図１０参照）に比較して、製造工程、例えば、フォトリソグラフィ工程、及びエッチング工程等を削減することができる。

そして、第２実施形態においても、第１のウェルＰＥＰレイヤー２１１´と第２のウェルＰＥＰレイヤー２１３との間、第１のウェルＰＥＰレイヤー２１１´と第３のウェルＰＥＰレイヤー２１４との間は、それぞれ直接合わせとなる。

同様に、第１のウェルＰＥＰレイヤー２１１´とＳＴＩＰＥＰレイヤー２１６との間も直接合わせとなる。

同様に、第１のウェルＰＥＰレイヤー２１１´と第１のチャネルイオン注入ＰＥＰレイヤーを除いたチャネルイオン注入ＰＥＰレイヤー２１５との間も、直接合わせとなる。

よって、第２実施形態においても、第１の実施形態と同様の効果を得ることができる。

また、第１実施形態に係る装置では、第１の溝６の周囲に、第１のウェル７に含まれる不純物と同じ不純物を含む拡散層１０と、第２のウェル８に含まれる不純物と同じ不純物を含む拡散層１１とが形成される。これは、第１実施形態に係る製造方法を用いて形成したことの痕跡である。

また、第２実施形態に係る装置では、第１の溝６の周囲に、第１のウェル７に含まれる不純物と同じ不純物を含む拡散層１０と、しきい値制御用の不純物と同じ不純物を含む領域４０とが形成される。これは、第２実施形態に係る製造方法を用いて形成したことの痕跡である。

これらの痕跡を有した半導体集積回路装置によれば、第１実施形態に係る製造方法、もしくは第２実施形態に係る製造方法を用いて形成した、と推測できるから、第１、第２実施形態によって説明した効果を得ることができる。

以上、この発明をいくつかの実施形態により説明したが、この発明は各実施形態に限定されるものではなく、その実施にあたっては発明の要旨を逸脱しない範囲で種々に変形することが可能である。

また、各実施形態は単独で実施することが可能であるが、適宜組み合わせて実施することも可能である。

また、各実施形態は種々の段階の発明を含んでおり、各実施形態において開示した複数の構成要件の適宜な組み合わせにより、種々の段階の発明を抽出することが可能である。

また、実施形態は、この発明をＮＡＮＤ型フラッシュメモリに適用した例に基づき説明したが、この発明はＮＡＮＤ型フラッシュメモリに限られるものではなく、ＡＮＤ型、ＮＯＲ型等、ＮＡＮＤ型以外のフラッシュメモリにも適用することができる。もちろん、この発明は、フラッシュメモリに限られるものではなく、全ての半導体集積回路装置に適用することができる。

図１はこの発明の第１実施形態に係る半導体集積回路装置のＳＴＩ形成直後の断面構造の一例を示す断面図 図２はこの発明の第１実施形態に係る装置の製造方法の一例を示す断面図 図３はこの発明の第１実施形態に係る装置の製造方法の一例を示す断面図 図４はこの発明の第１実施形態に係る装置の製造方法の一例を示す断面図 図５はこの発明の第１実施形態に係る装置の製造方法の一例を示す断面図 図６はこの発明の第１実施形態に係る装置の製造方法の一例を示す断面図 図７はこの発明の第１実施形態に係る装置の製造方法の一例を示す断面図 図８はこの発明の第１実施形態に係る装置の製造方法のアライメントツリーを示す図 図９はこの発明の参考例に係る装置の製造方法のアライメントツリーを示す図 図１０はこの発明の参考例に係る装置の位置合わせマークを示す断面図 図１１はこの発明の第２実施形態に係る半導体集積回路装置のＳＴＩ形成直後の断面構造の一例を示す断面図 図１２はこの発明の第２実施形態に係る装置の製造方法の一例を示す断面図 図１３はこの発明の第２実施形態に係る装置の製造方法の一例を示す断面図 図１４はこの発明の第２実施形態に係る装置の製造方法の一例を示す断面図 図１５はこの発明の第２実施形態に係る装置の製造方法の一例を示す断面図 図１６はこの発明の第２実施形態に係る装置の製造方法の一例を示す断面図 図１７はこの発明の第２実施形態に係る装置の製造方法のアライメントツリーを示す図

符号の説明

１…半導体基板、２、２-１、２-２…位置合わせマーク形成領域、３…第１のウェル形成領域、４…第２のウェル形成領域、５…第３のウェル形成領域、６…溝、１８…ダミーポリシリコン膜、２７、６２、１００〜１１２…開口部。

Claims (4)

1. 半導体基板上に、第１開口と、第１のウェル形成領域に対応した第２開口とを含む第１の膜を形成する工程と、
   前記半導体基板内に、前記第１開口、及び前記第２開口を介して第１のウェル用の不純物を導入する工程と、
   前記第１開口を位置合わせマークに用いて、前記第１の膜に、第２のウェル形成領域に対応した第３開口を少なくとも形成する工程と、
   前記半導体基板内に、少なくとも前記第３開口を介して第２のウェル用の不純物を導入する工程とを具備し、
   前記第３開口を少なくとも形成する工程は、
   前記第１開口を位置合わせマークに用いて、前記第１開口を拡幅しつつ、前記半導体基板内に、前記拡幅された第１開口を介して溝を形成する工程を含み、
   前記少なくとも前記第３開口を介して第２のウェル用の不純物を導入する工程は、
   前記拡幅された前記第１開口を介して前記第２のウェル用の不純物を導入する工程を含み、
   該工程に続いて、
   前記第１の膜を除去した後、前記半導体基板上に、第２の膜を形成する工程と、
   前記溝を位置合わせマークに用いて、前記第２の膜に、第３のウェル形成領域に対応した第４開口を形成する工程と、
   前記半導体基板内に、前記第４開口を介して第３のウェル用の不純物を導入する工程と、
   前記溝を位置合わせマークに用いて、前記半導体基板に、素子分離領域を形成する工程とを具備することを特徴とする半導体集積回路装置の製造方法。
2. 半導体基板上に、第１開口、第２開口、及びしきい値制御用不純物導入領域に対応した第３開口を含む第１の膜を形成する工程と、
   前記半導体基板内に、前記第１開口、前記第２開口、及び前記第３開口を介してしきい値制御用の不純物を導入する工程と、
   前記第１の膜上、及び前記第１開口、前記第２開口、及び前記第３開口から露呈した前記半導体基板上に、第２の膜を形成する工程と、
   前記第１開口を位置合わせマークに用いて、前記第２の膜に、第１のウェル形成領域に対応した第４開口を少なくとも形成する工程と、
   前記半導体基板内に、少なくとも前記第４開口を介して第１のウェルを形成する不純物を導入する工程とを具備することを特徴とする半導体集積回路装置の製造方法。
3. 前記第４開口を少なくとも形成する工程は、
   前記第１開口を位置合わせマークに用いて、前記第２開口内の領域に対応した第５開口を形成し、前記半導体基板内に、前記第５開口を介して溝を形成する工程を含み、
   前記少なくとも前記第４開口を介して第１のウェル用の不純物を導入する工程は、
   前記第５開口を介して前記第１のウェル用の不純物を導入する工程を含み、
   該工程に続いて、
   前記第２の膜を除去した後、前記第１の膜上、及び前記第１開口、前記第２開口、前記第３開口、及び第５開口から露呈した前記半導体基板上に、第３の膜を形成する工程と、
   前記第１開口、又は前記溝のいずれかを位置合わせマークに用いて、前記第３の膜に、第２のウェル形成領域に対応した第６開口を形成する工程と、
   前記半導体基板内に、前記第６開口を介して第２のウェル用の不純物を導入する工程と、
   前記第３の膜を除去した後、前記第１の膜上、及び前記第１開口、前記第２開口、前記第３開口、及び第５開口から露呈した前記半導体基板上に、第４の膜を形成する工程と、
   前記第１開口、又は前記溝のいずれかを位置合わせマークに用いて、前記第４の膜に、第３のウェル形成領域に対応した第７開口を形成する工程と、
   前記第１の膜を除去した後、前記溝を位置合わせマークに用いて、前記半導体基板に、素子分離領域を形成する工程とを具備することを特徴とする請求項２に記載の半導体集積回路装置の製造方法。
4. 半導体基板と、
   前記半導体基板内に形成された第１のウェルと、
   前記半導体基板内に形成された第２のウェルと、
   前記半導体基板、前記第１のウェル、及び前記第２のウェルの少なくともいずれか一つに形成された、しきい値制御用の不純物が導入された領域と、
   前記半導体基板内に形成された位置合わせマークとしての溝と、
   前記溝内に形成され、前記半導体基板表面より低い高さまで前記溝を埋め込む積層構造と、を具備し、
   前記溝の周囲に、前記第１のウェルに含まれる不純物と同じ不純物を含む拡散層と、
   前記第２のウェルに含まれる不純物と同じ不純物を含む拡散層、もしくは前記しきい値制御用の不純物と同じ不純物を含む領域のいずれかが形成されることを特徴とする半導体集積回路装置。

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