KR100714949B1 - 반도체 장치 및 그 제조 방법 - Google Patents

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요시유끼 스즈끼
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후지쯔 가부시끼가이샤
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Abstract

공정 증가나 제조 프로세스의 번잡화를 초래하지 않고, 절연물의 두께가 서로 다른 각 STI 소자 분리 구조 아래의 원하는 부위에 채널 스톱 영역을 형성하여, 반도체 메모리에서의 한층 더한 집적도의 향상을 용이하게 또한 확실하게 실현한다. STI(101)의 바로 아래에 채널 스톱 영역(103)을 형성한 후, 활성 영역의 상층 부분에 불순물이 도입됨과 동시에, STI(102)의 바로 아래에도 해당 불순물이 도입되는 모든 조건에서 이온 주입을 행하여, 활성 영역의 상층 부분에는 채널 도우즈 영역(105), STI(102)의 바로 아래에는 채널 스톱 영역(106)을 형성한다.
채널 스톱 영역, STI, 채널 도우즈 영역, 이온 주입, 소자 분리 구조, 불순물 영역

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREOF}
도 1은 종래 기술에서, 분리 병합형 캐패시터 구조를 형성할 때의 문제점을 설명하기 위한 개략 단면도.
도 2는 종래 기술에서의 분리 병합형 캐패시터 구조를 형성하는 공정을 도시하는 개략 단면도.
도 3은 본 발명의 착상의 전단계로 되는 방법을 도시하는 개략 단면도.
도 4는 본 발명의 기본 골자를 설명하기 위한 개략 단면도.
도 5는 이온 주입 직후의 불순물 농도 프로파일을 소정의 반도체 시뮬레이터로 계산한 결과를 도시하는 특성도.
도 6은 도 5를 설명하기 위한 개략 단면도.
도 7은 본 실시예에 따른 반도체 메모리의 제조 방법을 공정순으로 도시하는 개략 단면도.
도 8은 도 7에 후속하여, 본 실시예에 따른 반도체 메모리의 제조 방법을 공정순으로 도시하는 개략 단면도.
도 9는 도 8에 후속하여, 본 실시예에 따른 반도체 메모리의 제조 방법을 공정순으로 도시하는 개략 단면도.
도 10은 도 9에 후속하여, 본 실시예에 따른 반도체 메모리의 제조 방법을 공정순으로 도시하는 개략 단면도.
도 11은 본 실시예에 의해 제조된 반도체 메모리의 모습을 도시하는 개략 평면도.
<도면의 주요 부분에 대한 부호의 설명>
1 : 실리콘 반도체 기판
2 : 초기 산화막
3 : Si3N4막
4, 5 : 분리
7 : 열산화막
8 : N형 웰
10, 10a, 10b : 절연물
11 : 제1 소자 분리 구조
12 : 제2 소자 분리 구조
13, 15 : 채널 스톱 영역
14 : 채널 도우즈 영역
16 : 실리콘 산화막
17a, 17b : 게이트 전극
18 : 셀 플레이트 전극
19 : LDD 영역
21 : 캐패시터 구조
22 : 트랜지스터 구조
23, 24 : 사이드월 절연막
25 : 드레인 영역
26 : 층간 절연막
27 : 컨택트홀
28 : 비트선
29 : 보호막
[특허 문헌1] 일본 특개2003-92364호 공보
본 발명은, STI 소자 분리 구조를 구비한 반도체 장치 및 그 제조 방법에 관한 것으로, 특히 메모리 셀 영역에 트랜지스터 구조 및 캐패시터 구조를 구비한 반도체 메모리를 대상으로 하는 것이다.
데이터를 캐패시터 구조에 기억하는 구성을 채용하는 메모리 셀을 갖는 반도체 기억 장치에서, 메모리 셀 면적의 축소 및 집적도의 향상을 목적으로 하는 다양한 장치 구성이 안출되어 있다. 특히, 소자 분리 구조로서 소위 STI(Shallow Trench Isolation) 소자 분리 구조를 이용하는 경우에, 분리홈의 측벽 부분도 캐패시터의 구성 부분으로서 이용하고, 분리홈의 바닥부의 매립 절연막에 의해 인접하는 메모리 셀과 전기적으로 분리되는 캐패시터 구조(분리 병합형 캐패시터 구조)가 제안되어 있다(특허 문헌1 등을 참조).
최근에는, 반도체 메모리에서, 한층 더한 집적도의 향상이 요구되고 있으며, 이에 부응하기 위해서는, 특허 문헌1 등의 구성으로는 불충분해 지고 있다.
반도체 메모리에서의 한층 더한 집적도의 향상을 실현하기 위해서는, STI 소자 분리 구조의 분리홈 폭의 축소화가 필요로 된다. 그 한편, 분리홈에의 절연물의 매립성의 제약으로부터 반대로 분리홈의 깊이는 얕게 하는 것을 필요로 한다. 그 때문에, 충분한 소자 분리 능력을 확보하기 위해서는, 분리홈을 매립하는 절연물 아래에 불순물을 도입하여 소위 채널 스톱 영역을 형성하여, 기판 농도를 가급적 높여 두는 것이 필요로 된다.
분리 병합형 캐패시터 구조에서는, 분리홈 중 해당 캐패시터 구조의 형성 부위에 상당하는 분리홈의 절연물을 파내려 가서 분리홈의 측벽면의 상부을 노출시킨다. 따라서 당연히, 예를 들면 도 1에 도시하는 바와 같이, 해당 캐패시터 구조의 형성 부위에 존재하는 STI 소자 분리 구조(102)의 절연물(112)은, 형성 부위 이외에 존재하는 STI 소자 분리 구조(101)의 절연물(111)보다도 얇아진다. 따라서, 절연물(101)을 파내려 간 후에, STI 소자 분리 구조(101)의 하부를 기준으로 하여 STI 소자 분리 구조(101, 102)의 하부에 동시에 채널 스톱용의 불순물을 이온 주입 하면, STI 소자 분리 구조(102) 아래에서 STI 소자 분리 구조(101) 아래보다도 깊은 채널 스톱 영역(103)이 형성된다(도 1에서, 원 안으로 나타냄). 채널 스톱 영역(103)은 STI 소자 분리 구조(102) 아래에서는 너무 깊기 때문에, STI 소자 분리 구조(102)의 바로 아래에서의 기판 농도가 연하게 되어, 소자 분리 능력이 저하된다고 하는 문제가 있다.
1회의 이온 주입으로 STI 소자 분리 구조(101, 102)의 하부에 동시에 채널 스톱 영역을 형성하는 것은, 공정 증가를 회피하여 제조 프로세스의 번잡화를 방지하기 위해서는 필수라고 할 수 있다. 이것을 전제로 하면, STI 소자 분리 구조(101, 102) 아래의 채널 스톱 영역을 동등한 위치에 형성하기 위해서는, 절연막(111, 112)의 막 두께가 일치되어 있는 단계에서(절연막(112)의 표층을 에칭 제거하기 전에) 형성해 둘 필요가 있다.
상세하게는, 우선 도 2의 (a)에 도시하는 바와 같이, 절연막(112)의 표층을 에칭 제거하기 전에, STI 소자 분리 구조(101, 102)의 하부에 동시에 채널 스톱용의 불순물을 이온 주입한다. 이 때, STI 소자 분리 구조(101, 102)의 하부에서 동등한 깊이에 채널 스톱 영역(103)이 형성된다.
계속해서, 도 2의 (b)에 도시하는 바와 같이, STI 소자 분리 구조(102)를 개구하는 레지스트 마스크(113)를 형성하고, 이 레지스트 마스크(113)를 이용하여 STI 소자 분리 구조(102) 내의 절연물(112)의 일부를 에칭 제거한다. 여기서, 레지스트 마스크(113)를 형성할 때에, 반드시 위치 정합 여유를 취할 필요가 있기 때문에, 리소그래피에 의해 레지스트 마스크(113)의 개구(113a)를 STI 소자 분리 구 조(102)의 분리홈의 폭 사이즈보다도 크게 형성한다. 이와 같이 레지스트 마스크(113)를 형성한 상태에서 드라이 에칭을 실행하기 때문에, 절연물(112)의 에칭 시에 레지스트 마스크(113)의 개구(113a)로부터 노출되는 기판 표면의 일부(114)도 에칭에 노출되어, 에칭 데미지를 받는다. 즉, 에칭 가스 중에 포함되는 각종 분자가 기판 표면의 일부(114)로부터 기판 내부에 들어가서, 해당 분자가 나중의 산화막(또는 산질화막) 형성 공정(캐패시터 절연막의 형성 공정)에서 증속 산화 인자로 된다. 이것에 기인하는 증속 산화에 의해, 캐패시터 절연막의 실질 막 두께가 증대되고, 용량값이 소값으로 되어 원하는 설계값대로의 용량이 얻어지지 않아, 용량의 변동이 커지게 된다고 하는 문제가 발생한다.
본 발명은, 상기의 과제를 감안하여 이루어진 것으로, 공정 증가나 제조 프로세스의 번잡화를 초래하지 않고, 절연물의 두께가 서로 다른 각 STI 소자 분리 구조 아래의 원하는 부위에 채널 스톱 영역을 형성하여, 반도체 메모리에서의 한층 더한 집적도의 향상을 용이하게 또한 확실하게 실현하는 것을 가능하게 하는 반도체 장치 및 그 제조 방법을 제공하는 것을 목적으로 한다.
본 발명의 반도체 장치는, 반도체 기판과, 상기 반도체 기판의 복수의 소자 분리 영역에 각각 홈이 형성되고, 상기 각 홈 내가 절연물로 매립되어 이루어지며, 상기 반도체 기판 상에서 활성 영역을 획정하는 복수의 소자 분리 구조를 구비한 반도체 장치로서, 상기 복수의 소자 분리 구조는, 상기 홈 내의 상기 절연물이 두꺼운 제1 소자 분리 구조와, 상기 제1 소자 분리 구조보다도 상기 절연물이 얇은 제2 소자 분리 구조로 이루어지며, 상기 반도체 기판 내에서의 적어도 제1 소자 분리 구조의 하부에 형성된 제1 불순물 영역과, 상기 반도체 기판 내에서의 상기 제2 소자 분리 구조의 하방에 정합한 부위에 형성되어 있으며, 상기 제1 불순물 영역보다도 깊은 제2 불순물 영역과, 상기 활성 영역의 표층 부위에 형성된 제3 불순물 영역과, 상기 반도체 기판 내에서의 상기 제2 소자 분리 구조의 하방에 정합하며, 또한 상기 제2 소자 분리 구조와 상기 제2 불순물 영역 사이에 형성된 제4 불순물 영역을 포함한다.
본 발명의 반도체 장치의 제조 방법은, 반도체 기판의 복수의 소자 분리 영역에 각각 홈을 형성하고, 상기 각 홈 내를 절연물로 매립하는 공정과, 상기 각 홈은 제1 홈 또는 제2 홈으로서, 상기 제2 홈 내만의 상기 절연물을 일부 제거하여, 상기 제1 홈에는 제1 소자 분리 구조를, 상기 제2 홈에는 제2 소자 분리 구조를 각각 형성하여, 상기 반도체 기판 상에 활성 영역을 획정하는 공정과, 상기 반도체 기판의 상기 제1 소자 분리 구조 및 제2 소자 분리 구조를 포함하는 부위에 제1 불순물을 도입하여, 적어도 제1 소자 분리 구조의 하부에는 제1 불순물 영역을, 상기 제2 소자 분리 구조의 하방에 정합한 부위에 상기 제1 불순물 영역보다도 깊은 제2 불순물 영역을 동시 형성하는 공정과, 상기 반도체 기판의 상기 제1 소자 분리 구조 및 제2 소자 분리 구조를 포함하는 부위에 제2 불순물을 도입하여, 상기 활성 영역의 표층 부위에는 제3 불순물 영역을, 상기 제2 소자 분리 구조의 하방에 정합하며, 또한 상기 제2 소자 분리 구조와 상기 제2 불순물 영역 사이에는 제4 불순물 영역을 동시 형성하는 공정을 포함한다.
<실시예>
- 본 발명의 기본 골자 -
본 발명자는, 상기의 과제를 해결하기 위해 예의 검토를 거듭한 결과, 트랜지스터 구조의 임계값 전압 조절을 위한 불순물 도입을 적극적으로 이용함으로써, 공정 증가나 제조 프로세스의 번잡화를 초래하지 않고 효율적으로 채널 스톱 영역을 형성하는 기술 사상에 상당하였다.
본 발명을 상술할 때에, 그 착상의 전단계로 되는 방법에 대하여 설명한다.
본 발명자는, 우선 이하와 같은 분리 병합형 캐패시터 구조의 형성 방법에 대하여 고찰하였다.
우선, 도 3의 (a)에 도시하는 바와 같이, 반도체 기판에 에칭 데미지를 미치게 하지 않도록, 실리콘 질화막 등의 보호막(115)을 형성한 상태에서, 레지스트 마스크(113)를 이용하여 절연막(112)의 표층을 에칭 제거한다.
계속해서, 도 3의 (b)에 도시하는 바와 같이, 레지스트 마스크(113) 및 보호막(115)을 제거하고, STI 소자 분리 구조(101, 102)의 하부에 동시에 채널 스톱용의 불순물을 이온 주입한다. 이 때, STI 소자 분리 구조(101)의 하부보다도 STI 소자 분리 구조(102)의 하부쪽이 깊게 되도록 채널 스톱 영역(103)이 형성된다.
계속해서, 도 3의 (c)에 도시하는 바와 같이, STI 소자 분리 구조(102)를 개구하는 레지스트 마스크(116)를 형성하고, 이 레지스트 마스크(116)를 이용하여 STI 소자 분리 구조(102)의 하부, 여기서는 STI 소자 분리 구조(102)의 저면과 채널 스톱 영역(103) 사이의 위치에 다시 채널 스톱용의 불순물을 이온 주입한다. 이에 의해, 상기의 위치에 국소적으로 채널 스톱 영역(104)이 형성된다. 이 채널 스톱 영역(104)에 의해, STI 소자 분리 구조(102)의 채널 스톱의 불순물 농도가 보간되어, 소자 분리 능력이 향상된다.
그러나 이 경우, 이하에 설명하는 바와 같은 문제가 있다.
상술한 레지스트 마스크(113)와 마찬가지로, 레지스트 마스크(116)를 형성할 때에, 반드시 위치 정합 여유를 취할 필요가 있기 때문에, 리소그래피에 의해 레지스트 마스크(116)의 개구(116a)를 STI 소자 분리 구조(102의) 분리홈의 폭 사이즈보다도 크게 형성한다. 이와 같이 레지스트 마스크(116)를 형성한 상태에서 이온 주입을 실행하기 때문에, 레지스트 마스크(116)의 개구(116a)로부터 노출되는 기판 표면의 일부(117)도 이온 주입에 노출되게 된다. 그 때문에, 채널 스톱 영역(104)과 동시에, 기판 표면의 일부(117)에도 이온 주입되어 불순물 영역(118)이 형성된다.
반도체 메모리를 형성하는 경우, 그 캐패시터 구조와 인접하도록, 활성 영역에 해당 캐패시터 구조에 정보의 기입·판독을 행하기 위한 트랜지스터 구조가 형성된다. 이 트랜지스터 구조에서의 임계값 전압을 제어하여 트랜지스터 특성을 향상시키기 위해, 활성 영역의 상층 부분에 이온 주입하여, 채널 도우즈 영역을 형성하는 것이 필요하다. 이것은 분리 병합형 캐패시터 구조에서도 마찬가지로, 트랜지스터 구조의 특성 향상을 위해서는 채널 도우즈의 이온 주입이 필수이다.
본 방법에서는, 이 채널 도우즈의 이온 주입이 문제로 된다. 즉 이 경우, 기판 표면의 일부(117)에도 해당 이온 주입이 이루어지며, 기판 표면의 일부(117) 에서는 불순물 영역(118)과 중첩되도록 불순물이 도입된다. 채널 스톱과 채널 도우즈에서는 동일 도전형의 불순물이 도입되기 때문에, 기판 표면의 일부(117)에서만 불순물 농도가 높아진다. 이에 의해, 캐패시터 구조의 용량 특성에 악영향이 미치게 된다.
본 발명자는, 상기 방법을 말하자면 발판으로 하여, 채널 스톱용의 이온 주입을 상기 방법과 같이 복수회 행하지 않고 1회로 마치며, 또한 캐패시터 구조의 용량 특성에 악영향을 주지 않게 채널 도우즈용의 이온 주입을 행하는 구성에 대하여 검토하였다. 그 결과, 양자의 이온 주입이 동일 도전형의 불순물을 도입하는 것을 이용하여, 채널 도우즈용의 이온 주입에 의해, 상기 방법에서의 재차의 채널 스톱용의 이온 주입을 겸용하는 구성에 상도하였다.
즉, 우선 도 3의 (b)와 마찬가지로, 도 4의 (a)에 도시하는 바와 같이, STI 소자 분리 구조(101)의 바로 아래에 채널 스톱용의 이온 주입을 행한다. 이에 의해, STI 소자 분리 구조(101)의 하부에 채널 스톱 영역(103)이 형성된다. 이 채널 스톱 영역(103)은, STI 소자 분리 구조(102)의 하방에서는, 채널 스톱 영역(103)은 STI 소자 분리 구조(101)의 하부보다도 깊게 형성된다.
그리고, 도 4의 (b)에 도시하는 바와 같이, 활성 영역의 상층 부분(충분한 임계값 제어 효과를 얻을 수 있을 정도의 소정의 얕은 부분)에 불순물이 도입됨과 동시에, STI 소자 분리 구조(102)의 바로 아래에도 해당 불순물이 도입되는 모든 조건에서, 채널 도우즈용 및 채널 스톱용의 이온 주입을 행한다. 이 때, 활성 영역의 상층 부분에는 채널 도우즈 영역(105)이 형성됨과 함께, STI 소자 분리 구조 (102)의 바로 아래에는 국소적으로 채널 스톱 영역(106)이 형성된다. 채널 도우즈 영역(105)은 트랜지스터 구조의 임계값 제어에 기여하며, 채널 스톱 영역(106)은 STI 소자 분리 구조(102)의 충분한 소자 분리 능력을 확보하는 것에 기여한다.
여기서, 공정 증가를 초래하지 않고, STI 소자 분리 구조(101, 102), 채널 스톱 영역(103, 106) 및 채널 도우즈 영역(105)을 상기한 바와 같은 소정의 상태로 형성하기 위해서는, 이하의 요청을 만족시키는 것이 필요하다.
(1) STI 소자 분리 구조(101)의 충분한 소자 분리 능력을 확보하는 것.
(2) STI 소자 분리 구조(102)의 충분한 소자 분리 능력을 확보하는 것.
(3) 트랜지스터 구조에서의 임계값 전압을 제어하여 트랜지스터 특성을 향상시키는 것.
(4) 1회의 이온 주입에 의해, 채널 도우즈 영역(105) 및 채널 스톱 영역(106)을 동시 형성하는 것.
요청 (1)∼(4)를 만족시키기 위해, STI 소자 분리 구조(101)의 채널 스톱용의 이온 주입과, STI 소자 분리 구조(102)의 채널 스톱용 및 채널 도우즈용의 이온 주입에 대하여, 주입 직후의 불순물 농도 프로파일을 소정의 반도체 시뮬레이터로 계산한 결과를 도 5에 도시한다. 여기서는, 도 6에 도시하는 바와 같이, STI 소자 분리 구조(101, 102)의 절연물(111, 112)의 막 두께를 각각 300㎚, 50㎚로 설정한 경우에 대해 예시한다. 도 6의 (a)가 도 4의 (a)에, 도 6의 (b)가 도 4의 (b)에 각각 대응한다.
요청 (1)을 만족시키기 위해서는, STI 소자 분리 구조(101)의 절연물(111)의 막 두께와, 채널 스톱 영역(103)의 형성 조건을 최적화하면 된다. 절연물(111)의 막 두께에 따라, 불순물이 절연물(111)을 관통하여 절연물(111)의 하부에 소정의 값의 불순물 농도 피크가 위치하도록, 채널 스톱 영역(103) 형성 시의 이온 주입 조건을 최적화한다. 예를 들면, 절연물(111)의 막 두께를 300㎚ 정도로 하면, 불순물로서 인(P+)을 이용하고, 가속 에너지를 240keV 정도, 도우즈량을 7.5×1012/㎠ 정도로 하면, 요청 (1)은 만족된다.
요청 (2), (3)에 대해서는, 요청 (4)와의 관계로부터, 동시에 만족시킬 필요가 있다. 이 경우, STI 소자 분리 구조(102)의 절연물(112)의 막 두께와, 채널 도우즈 영역(105) 및 채널 스톱 영역(106)의 형성 조건을 최적화하면 된다. 절연물(112)의 막 두께에 따라, 불순물이 절연물(112)을 관통하여 절연물(112)의 하부에 소정의 값의 불순물 농도 피크가 위치하고, 또한 활성 영역의 상층 부분에 소정의 값의 불순물 농도 피크가 위치하도록, 채널 도우즈 영역(105) 및 채널 스톱 영역(106) 형성 시의 이온 주입 조건을 최적화한다. 예를 들면, 절연물(112)의 막 두께를 50㎚ 정도로 하면, 불순물로서 비소(As+)를 이용하고, 가속 에너지를 100keV 정도, 도우즈량을 4.2×1012/㎠ 정도로 하면, 요청 (2)∼(4)는 만족된다.
STI 소자 분리 구조(101)의 절연물(111)의 막 두께가 300㎚ 정도이며, 또한 STI 소자 분리 구조(102)의 절연물(112)의 막 두께가 50㎚ 정도이면, 최근의 반도체 메모리의 미세화·고집적화에 대응하지만, 소자 분리 구조(102)의 노출되는 측 벽면의 면적이 충분히 확보되어 분리 병합형 캐패시터 구조의 용량을 향상시킬 수 있다. 이와 같이 적합한 막 두께의 절연물을 갖도록 STI 소자 분리 구조를 형성한 경우에, 상기한 바와 같이 요청 (1)∼(4)을 모두 만족시키는 이온 주입 조건이 존재하는 것이 명백하게 되었다.
또한, STI 소자 분리 구조(101, 102)의 절연물(111, 112)의 각 막 두께를 변경한 경우에는, 상술한 방법에 따라, 해당 각 막 두께에 따라 각 이온 주입 조건을 최적화하면 된다.
(본 발명을 적용한 구체적인 실시예)
이하, 상술한 본 발명의 기본 골자를 근거로 하여, 구체적인 실시예에 대하여 도면을 참조하여 상세히 설명한다. 본 실시예에서는, 분리 병합형 캐패시터 구조를 구비한 반도체 메모리를 예시한다.
도 7∼도 10은 본 실시예에 따른 반도체 메모리의 제조 방법을 공정순으로 도시하는 개략 단면도이다. 도 11은 도 10의 (b)에 대응하는 개략 평면도이고, 도 7∼도 10은 도 11의 파선 I-I'를 따라 취한 위치의 단면에 대응한다. 도 7∼도 10에서는, 반도체 메모리의 트랜지스터 영역 Tr 및 캐패시터 영역 Cp(쌍방을 합쳐 메모리 셀 MC로 함)만을 나타낸다.
우선, 도 7의 (a)에 도시하는 바와 같이, STI법으로 형성된 각 분리홈(4, 5) 내를 절연물(10)로 매립한다.
상세하게는, 우선 예를 들면 P형의 실리콘 반도체 기판(1)을 준비하고, 실리콘 반도체 기판(1)의 표면을 열산화하여 초기 산화막(2)을 형성한 후, 초기 산화막 (2) 상에 Si3N4막(3)을 퇴적 형성한다.
다음으로, 리소그래피 및 드라이 에칭에 의해 Si3N4막(3), 초기 산화막(2) 및 실리콘 반도체 기판(1)을 가공하고, 실리콘 반도체 기판(1)의 소자 분리 영역에 예를 들면 깊이 300㎚ 정도의 분리홈(4, 5)을 형성한다. 여기서, 분리홈(4, 5)의 깊이는 캐패시터 용량에 기여하는 것으로, 적절하게 변경이 가능하다.
다음으로, 드라이 에칭의 마스크로서 이용한 레지스트(도시 생략)를 애싱 처리 등에 의해 제거하고, CVD법 등에 의해 분리홈(4, 5)을 매립하도록 Si3N4막(3) 상에 절연물(10), 예를 들면 실리콘 산화물을 퇴적한다. 그리고, Si3N4막(3)을 연마 스토퍼로 하여, 절연물(10)에 화학 기계 연마(CMP)를 실시하여 평탄화한다.
계속해서, 도 7의 (b)에 도시하는 바와 같이, 분리홈(5) 내의 절연물(10)의 일부를 제거한다.
상세하게는, 분리홈(5)(및 그 주위)만을 개구하는 레지스트 마스크(도시 생략)를 형성하고, 이 레지스트 마스크를 이용하여 분리홈(5) 내의 절연물(10)의 상층 부분을 드라이 에칭하여 제거한다. 여기서는, 분리홈(5) 내의 절연물(10)을 예를 들면 250㎚ 정도 에칭한다. 이에 의해, 분리홈(5) 내에는 두께 50㎚ 정도의 절연물(10)이 잔존하게 된다.
계속해서, 도 7의 (c)에 도시하는 바와 같이, 제1 소자 분리 구조(11) 및 제2 소자 분리 구조(12)를 형성한다.
상세하게는, 웨트 에칭에 의해 Si3N4막(3) 및 초기 산화막(2)을 용해 제거한다. 에칭액으로서는, 인산 용액이나 불산 용액 등을 이용한다. 이 때, 분리홈(4) 내를 절연물(10)로 충전하여 이루어지는 제1 소자 분리 구조(11)와, 분리홈(5) 내의 하부에 절연물(10)이 잔존하여 이루어지는 제2 소자 분리 구조(12)가 형성되어, 실리콘 반도체 기판(1) 상에서 활성 영역(20)(도 11에 도시함)이 획정된다. 이하, 설명의 편의상, 분리홈(4) 내의 절연물(10)을 절연물(10a), 분리홈(5) 내의 절연물(10)을 절연물(10b)로 칭한다.
그 후, 활성 영역의 표면을 열산화하여, 후술하는 각종 이온 주입용 보호막으로서 기능하는 열산화막(7)을 예를 들면 막 두께 10㎚ 정도로 형성한다.
계속해서, 도 8의 (a)에 도시하는 바와 같이, N형 웰(8)을 형성한 후, 채널 스톱 영역(13)을 형성한다.
상세하게는, 우선, 실리콘 반도체 기판(1) 상에 트랜지스터 영역 Tr 및 캐패시터 영역 Cp를 개구하는 레지스트 마스크(도시 생략)를 형성하고, 이 레지스트 마스크를 이용하여 트랜지스터 영역 Tr 및 캐패시터 영역 Cp에 이온 주입한다. 이온주입의 조건으로서는, N형 불순물, 예를 들면 인(P)을 이용하고, 가속 에너지를 600keV, 도우즈량을 3.0×1013/㎠로 한다. 이 이온 주입에 의해, N형 웰(8)이 형성된다.
다음으로, 계속해서 상기의 레지스트 마스크를 이용하여, 제1 소자 분리 구조(11)의 절연물(10a)의 하부, 바람직하게는 바로 아래에 불순물 농도의 피크가 위 치하도록, 트랜지스터 영역 Tr 및 캐패시터 영역 Cp에 이온 주입한다. 이온 주입의 조건은, 해당 반도체 메모리에서의 주변 회로 영역의 소자 분리의 능력에 영향을 미치며, 제1 소자 분리 구조(11)의 분리홈(4)의 깊이에 맞춰 적절한 변경이 가능하다. 본 실시예에서는, 이온 주입의 조건으로서, N형 불순물, 예를 들면 인(P)을 이용하고, 가속 에너지를 240keV, 도우즈량을 7.5×1012/㎠로 한다. 이 이온 주입에 의해, 채널 스톱 영역(13)이 형성된다. 채널 스톱 영역(13)은, 실리콘 반도체 기판(1)의 내부에서 트랜지스터 영역 Tr 및 캐패시터 영역 Cp에 걸치도록 형성되며, 제2 소자 분리 구조(12)의 절연물(10b)의 하방에서는, 절연물(10b)이 절연물(10a)보다도 얇은 분만큼, 절연물(10a)의 하방보다도 깊은 위치에 형성된다.
계속해서, 도 8의 (b)에 도시하는 바와 같이, 활성 영역의 상층 부분에는 채널 도우즈 영역(14)을, 제2 소자 분리 구조(12)의 절연물(10b)의 하부에는 채널 스톱 영역(15)을 동시 형성한다.
상세하게는, 활성 영역에서는 그 상층 부분에 불순물 농도의 피크가 위치하고, 또한 제2 소자 분리 구조(12)에는 절연물(10b)의 하부(절연물(10b)과 채널 스톱 영역(13) 사이), 바람직하게는 절연물(10b)의 바로 아래에 불순물 농도의 피크가 위치하는 조건에서, N형 불순물을 이온 주입한다. 그 후, 레지스트 마스크를 애싱 처리 등에 의해 제거한다. 이온 주입의 조건은, 절연물(10b)의 두께, 절연물(10b)의 하부에서의 불순물 농도, 및 해당 반도체 메모리에서의 주변 회로 영역의 주변 트랜지스터의 특성에 의해 결정되는 것이며, 절연물(10b)의 하부에서의 불순 물 농도가 절연물(10a)의 하부에서의 불순물 농도와 동등 이상으로 되도록 적절한 변경이 가능하다. 채널 스톱 영역(15)의 불순물 농도를 1×1017/㎤ 이상으로 하는 것이 바람직하다. 본 실시예에서는, 이온 주입의 조건으로서, N형 불순물, 예를 들면 비소(As)를 이용하고, 가속 에너지를 100keV, 도우즈량을 43×1012/㎠로 한다. 이 이온 주입에 의해, 활성 영역의 상층 부분에는 채널 도우즈 영역(14)이, 제2 소자 분리 구조(12)의 절연물(10b)의 바로 아래에는 채널 스톱 영역(15)이 동시 형성된다.
계속해서, 도 8의 (c)에 도시하는 바와 같이, 게이트 절연막 및 캐패시터 절연막(유전체막)으로서 기능하는 실리콘 산화막(16)을 형성한다.
상세하게는, 우선 웨트 에칭에 의해 열산화막(7)을 용해 제거한다. 에칭액으로서는 불산 용액 등을 이용한다.
다음으로, 활성 영역의 표면을 열산화하고, 게이트 절연막 및 캐패시터 절연막으로서 기능하는 절연막, 여기서는 실리콘 산화막(16)을 예를 들면 막 두께 2.3㎚ 정도 형성한다. 또한, 실리콘 산화막(16)을 형성하는 대신에, 소위 듀얼 게이트 절연막 프로세스에 의해, 트랜지스터 영역 Tr과 캐패시터 영역 Cp에서 서로 다른 막 두께로 실리콘 산화막 등의 절연막을 각각 형성하도록 해도 된다.
계속해서, 도 9의 (a)에 도시하는 바와 같이, 게이트 전극(17a, 17b) 및 셀 플레이트 전극(18)을 동시에 패턴 형성한다.
상세하게는, 실리콘 산화막(16) 상에, 예를 들면 CVD법에 의해 다결정 실리 콘막(도시 생략)을 예를 들면 막 두께 180㎚ 정도로 퇴적한다.
다음으로, 이 다결정 실리콘막 및 실리콘 산화막(16)을 리소그래피 및 드라이 에칭에 의해 가공하여, 트랜지스터 영역 Tr에는 게이트 전극(17a)을, 캐패시터 영역 Cp에는 셀 플레이트 전극(18)을 동시에 패턴 형성한다. 여기서, 게이트 전극(17a)과 실리콘 반도체 기판(1) 사이에 존재하는 실리콘 산화막(16)이 게이트 절연막으로서, 셀 플레이트 전극(18)과 실리콘 반도체 기판(1) 사이에 존재하는 실리콘 산화막(16)이 캐패시터 절연막으로서 각각 기능한다.
상부 전극으로서 기능하는 셀 플레이트 전극(18)은, 하부 전극으로서 기능하는 실리콘 반도체 기판(1)과 용량 결합한다. 여기서, 절연물(10b)에 의해 전기적으로 분리되어 이루어지는 한쌍의 분리 병합형 캐패시터 구조(21a, 21b)가 완성된다.
분리 병합형 캐패시터 구조(21a)는, 도 9의 (a)에서 절연물(10b)의 좌측의 부분으로, 셀 플레이트 전극(18)의 좌측 부분과 실리콘 반도체 기판(1)이, 활성 영역 상으로부터 분리홈(5)의 좌측의 측벽 상부에 걸쳐 존재하는 실리콘 산화막(16)을 개재하여 용량 결합한다. 한편, 분리 병합형 캐패시터 구조(21b)는, 도 9의 (a)에서 절연물(10b)의 우측의 부분으로, 셀 플레이트 전극(18)의 우측 부분과 실리콘 반도체 기판(1)이, 활성 영역 상으로부터 분리홈(5)의 우측의 측벽 상부에 걸쳐 존재하는 실리콘 산화막(16)을 개재하여 용량 결합한다.
계속해서, 도 9의 (b)에 도시하는 바와 같이, LDD 영역(19) 등을 형성한다.
상세하게는, 실리콘 반도체 기판(1) 상에 트랜지스터 영역 Tr 및 캐패시터 영역 Cp를 개구하는 레지스트 마스크(도시 생략)를 형성하고, 이 레지스트 마스크를 이용하여 트랜지스터 영역 Tr 및 캐패시터 영역 Cp에 이온 주입한다. 이온 주입의 조건으로서는, P형 불순물, 예를 들면 붕소(B)를 이용하고, 가속 에너지를 0.5keV, 도우즈량을 3.6×1014/㎠로 한다. 이 이온 주입은, 상기의 레지스트 마스크, 게이트 전극(17a, 17b) 및 셀 플레이트 전극(18)을 마스크로 하여 실행된다. 해당 이온 주입에 의해, 게이트 전극(17a)의 양측에서의 활성 영역의 표층에 LDD(Light Doped Drain) 영역(19)이 형성된다.
여기서 계속해서, 특히 주변 회로 영역의 주변 트랜지스터에서의 펀치 스루 대책으로서, 소위 HALO 주입을 실행해도 된다. 이온 주입의 조건으로서는, N형 불순물, 예를 들면 비소(As)를 이용하고, 가속 에너지를 80keV, 도우즈량을 2.6×1013/㎠로 한다.
LDD 영역(19)이나 HALO의 이온 주입은, 트랜지스터 특성에 영향을 미치는 경우가 있기 때문에, 필요에 따라 이들 이온 주입을 행하지 않도록 해도 된다.
계속해서, 도 9의 (c)에 도시하는 바와 같이, 사이드월 절연막(23, 24) 및 드레인 영역(25) 등을 형성한다.
상세하게는, CVD법 등에 의해 전체면에 절연막, 여기서는 실리콘 산화막(도시 생략)을 퇴적한다. 그리고 필요한 부분, 여기서는 트랜지스터 구조의 드레인 영역에 상당하는 부분을 개구하는 레지스트 마스크(도시 생략)를 형성한 후, 실리콘 산화막을 이방성 에칭(에치백)한다. 이에 의해, 게이트 전극(17a, 17b)이 서로 마주 보는 각각의 측벽 부분에, 실리콘 산화막이 잔존하여, 사이드월 절연막(23)이 형성되며, 또한, 이방성 에칭에 노출되지 않았던, 게이트 전극(17a)과 셀 플레이트 전극(18) 사이에는 실리콘 산화막이 잔존하여, 사이드월 절연막(24)이 형성된다.
그 후, 레지스트 마스크를 애싱 처리 등에 의해 제거한다.
여기서는, 그 후에 계속되는, 고농도 불순물 주입이 게이트 전극(17a)과 셀 플레이트 전극(18) 사이의 LDD 영역(19)에 주입되는 것에 의한 접합 리크 전류의 증가를 염려하여, 사이드월 절연막(24)을 남기고 있지만, 게이트 전극(17a, 17b)이 서로 마주 보는 영역과 같이 사이드월 절연막(23)을 형성해도 된다.
다음으로, 사이드월 절연막(23) 사이에 끼워진 영역, 즉 트랜지스터 구조의 드레인 영역에 상당하는 부분에 이온 주입한다. 이온 주입의 조건으로서는, P형 불순물, 예를 들면 붕소(B)를 이용하고, 가속 에너지를 5keV, 도우즈량을 4.0×1015/㎠로 한다. 이 이온 주입에 의해, 트랜지스터 구조의 드레인 영역에 상당하는 부분과 함께, 게이트 전극(17a, 17b) 내 및 셀 플레이트 전극(18) 내에 붕소가 도입된다. 트랜지스터 구조의 드레인 영역에는, LDD 영역(19)과 중첩되도록, 해당 LDD 영역(19)보다도 고불순물 농도의 드레인 영역(25)이 형성된다. 이 때, 실리콘 반도체 기판(1)과 실리콘 산화막(16)을 개재하는 게이트 전극(17a, 17b)과, 드레인 영역(25)(및 이것과 중첩된 LDD 영역(19))과, 소스 영역으로서 기능하는 LDD 영역(19)을 구비한 트랜지스터 구조(22)가 완성된다.
계속해서, 도 10의 (a)에 도시하는 바와 같이, 층간 절연막(26) 및 컨택트홀 (27)을 형성한다.
상세하게는, CVD법 등에 의해 실리콘 반도체 기판(1)의 전체면을 피복하도록 절연막, 여기서는 실리콘 산화막을 퇴적하여, 층간 절연막(26)을 형성한다.
다음으로, 드레인 영역(25)의 표면의 일부 등을 노출시키도록, 층간 절연막(26)을 리소그래피 및 드라이 에칭에 의해 가공하여, 컨택트홀(27)을 형성한다.
그 후, 드라이 에칭에서 이용한 레지스트 마스크(도시 생략)를 애싱 처리 등에 의해 제거한다.
계속해서, 도 10의 (b) 및 도 11에 도시하는 바와 같이, 각종 배선 및 보호막(29) 등을 형성한다.
컨택트홀(27)을 매립하도록, 스퍼터법 등에 의해, 층간 절연막(26) 상에 Al 합금 등의 금속 재료(도시 생략)를 퇴적한다. 그리고, 이 금속 재료를 리소그래피 및 드라이 에칭에 의해 가공하여, 각종 배선을 형성한다. 도 10의 (b)에는, 드레인 영역(25)과 전기적으로 접속되어 이루어지는 비트선(28)이 형성된 모습을 도시한다.
다음으로, 비트선(28) 등을 피복하도록, CVD법 등에 의해 실리콘 산화막 등의 보호막(29)을 형성한다.
그러한 후, 한층 더한 층간 절연막이나 상층 배선, 상층 보호막 등의 형성을 거쳐, 본 실시예의 반도체 메모리를 완성시킨다.
이상 설명한 바와 같이, 본 실시예에 따르면, 공정 증가나 제조 프로세스의 번잡화를 초래하지 않고, 절연물(10)의 두께가 서로 다른 각 STI 소자 분리 구조 (11, 12) 아래의 원하는 부위에 채널 스톱 영역(13, 15)을 형성하여, 반도체 메모리에서의 한층 더한 집적도의 향상을 용이하게 또한 확실하게 실현하는 것이 가능하게 된다.
이하, 본 발명의 다양한 양태를 부기로서 통합하여 기재한다.
(부기 1)
반도체 기판과,
상기 반도체 기판의 복수의 소자 분리 영역에 각각 홈이 형성되고, 상기 각 홈 내가 절연물로 매립되어 이루어지며, 상기 반도체 기판 상에서 활성 영역을 획정하는 복수의 소자 분리 구조를 구비한 반도체 장치로서,
상기 복수의 소자 분리 구조는, 상기 홈 내의 상기 절연물이 두꺼운 제1 소자 분리 구조와, 상기 제1 소자 분리 구조보다도 상기 절연물이 얇은 제2 소자 분리 구조로 이루어지며,
상기 반도체 기판 내에서의 적어도 제1 소자 분리 구조의 하부에 형성된 제1 불순물 영역과,
상기 반도체 기판 내에서의 상기 제2 소자 분리 구조의 하방에 정합한 부위에 형성되어 있으며, 상기 제1 불순물 영역보다도 깊은 제2 불순물 영역과,
상기 활성 영역의 표층 부위에 형성된 제3 불순물 영역과,
상기 반도체 기판 내에서의 상기 제2 소자 분리 구조의 하방에 정합하고, 또한 상기 제2 소자 분리 구조와 상기 제2 불순물 영역 사이에 형성된 제4 불순물 영역을 포함하는 것을 특징으로 하는 반도체 장치.
(부기 2)
상기 제1 불순물 영역, 상기 제2 불순물 영역, 상기 제3 불순물 영역 및 상기 제4 불순물 영역은, 동일 도전형의 불순물이 도입되어 이루어지는 것을 특징으로 하는 부기 1에 기재된 반도체 장치.
(부기 3)
상기 제1 불순물 영역과 상기 제2 불순물 영역이, 동일한 불순물 농도로 형성되어 이루어지는 것을 특징으로 하는 부기 1 또는 2에 기재된 반도체 장치.
(부기 4)
상기 제3 불순물 영역과 상기 제4 불순물 영역이, 동일한 불순물 농도로 형성되어 이루어지는 것을 특징으로 하는 부기 1∼3 중 어느 하나에 기재된 반도체 장치.
(부기 5)
상기 제4 불순물 영역의 불순물 농도가 1×1017/㎤ 이상인 것을 특징으로 하는 부기 4에 기재된 반도체 장치.
(부기 6)
상기 활성 영역에 형성된 트랜지스터 구조와,
상기 제2 소자 분리 구조를 개재하여 인접하는 1조의 상기 활성 영역에 걸치도록 형성되어 있고, 상기 제2 소자 분리 구조의 상기 절연물에 의해 상호 전기적 분리되어 이루어지는 한쌍의 캐패시터 구조
를 더 포함하는 것을 특징으로 하는 부기 1∼5 중 어느 하나에 기재된 반도체 장치.
(부기 7)
반도체 기판의 복수의 소자 분리 영역에 각각 홈을 형성하고, 상기 각 홈 내를 절연물로 매립하는 공정과,
상기 각 홈은 제1 홈 또는 제2 홈으로서, 상기 제2 홈 내만의 상기 절연물을 일부 제거하여, 상기 제1 홈에는 제1 소자 분리 구조를, 상기 제2 홈에는 제2 소자 분리 구조를 각각 형성하여, 상기 반도체 기판 상에 활성 영역을 획정하는 공정과,
상기 반도체 기판의 상기 제1 소자 분리 구조 및 제2 소자 분리 구조를 포함하는 부위에 제1 불순물을 도입하여, 적어도 제1 소자 분리 구조의 하부에는 제1 불순물 영역을, 상기 제2 소자 분리 구조의 하방에 정합한 부위에 상기 제1 불순물 영역보다도 깊은 제2 불순물 영역을 동시 형성하는 공정과,
상기 반도체 기판의 상기 제1 소자 분리 구조 및 제2 소자 분리 구조를 포함하는 부위에 제2 불순물을 도입하여, 상기 활성 영역의 표층 부위에는 제3 불순물 영역을, 상기 제2 소자 분리 구조의 하방에 정합하며, 또한 상기 제2 소자 분리 구조와 상기 제2 불순물 영역 사이에는 제4 불순물 영역을 동시 형성하는 공정
을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
(부기 8)
상기 제4 불순물 영역의 불순물 농도가 상기 제2 불순물 영역의 불순물 농도 이상으로 되도록, 상기 제2 불순물의 도입 조건을 조절하는 것을 특징으로 하는 부 기 7에 기재된 반도체 장치의 제조 방법.
(부기 9)
상기 제1 불순물과 상기 제2 불순물이 동일 도전형인 것을 특징으로 하는 부기 7 또는 8에 기재된 반도체 장치의 제조 방법.
(부기 10)
상기 제4 불순물 영역의 불순물 농도가 1×1017/㎤ 이상인 것을 특징으로 하는 부기 8 또는 9에 기재된 반도체 장치의 제조 방법.
(부기 11)
상기 제1 불순물 영역 및 상기 제2 불순물 영역은, 상기 제1 소자 분리 구조로부터 제2 소자 분리 구조에 걸쳐 연장되며, 상기 제2 소자 분리 구조의 하방에 정합한 부위에서 깊게 되는 형상으로 일체 형성되는 것을 특징으로 하는 부기 8∼10 중 어느 하나에 기재된 반도체 장치의 제조 방법.
(부기 12)
상기 활성 영역에 트랜지스터 구조를 형성함과 함께, 상기 제2 소자 분리 구조를 개재하여 인접하는 1조의 상기 활성 영역에 걸치도록, 상기 제2 소자 분리 구조의 상기 절연물에 의해 상호 전기적 분리되어 이루어지는 한쌍의 캐패시터 구조를 형성하는 것을 특징으로 하는 부기 8∼11 중 어느 하나에 기재된 반도체 장치의 제조 방법.
(부기 13)
상기 제3 불순물 영역 및 상기 제4 불순물 영역을 형성한 후, 상기 활성 영역 상으로부터 상기 제2 소자 분리 구조의 상기 홈의 측벽체에 걸쳐 절연막을 형성하는 공정과,
상기 절연막 상에 도전막을 형성하는 공정과,
상기 도전막을 가공하여, 상기 활성 영역 상에는 게이트 절연막으로서 기능하는 상기 절연막을 개재한 상기 트랜지스터 구조의 게이트 전극을, 상기 제2 소자 분리 구조를 개재하여 인접하는 1조의 상기 활성 영역 상에는 유전체막으로서 기능하는 상기 절연막을 개재한 상기 캐패시터 구조의 상부 전극을 동시 형성하는 공정
을 포함하는 것을 특징으로 하는 부기 12에 기재된 반도체 장치의 제조 방법.
(부기 14)
상기 게이트 전극 및 상기 상부 전극을 마스크로 하여, 상기 게이트 전극의 양측에서의 상기 활성 영역의 표층에 제3 불순물을 도입하여, 1쌍의 제5 불순물 영역을 형성함과 함께, 상기 게이트 전극 내 및 상기 상부 전극 내에 상기 제3 불순물을 도입하는 것을 특징으로 하는 부기 13에 기재된 반도체 장치의 제조 방법.
본 발명에 따르면, 공정 증가나 제조 프로세스의 번잡화를 초래하지 않고, 절연물의 두께가 서로 다른 각 STI 소자 분리 구조 아래의 원하는 부위에 채널 스톱 영역을 형성하여, 반도체 메모리에서의 한층 더한 집적도의 향상을 용이하게 또한 확실하게 실현하는 것이 가능하게 된다.

Claims (10)

  1. 반도체 기판과,
    상기 반도체 기판의 복수의 소자 분리 영역에 각각 홈이 형성되고, 상기 각 홈 내가 절연물로 매립되어 이루어지며, 상기 반도체 기판 상에서 활성 영역을 획정하는 복수의 소자 분리 구조를 구비한 반도체 장치로서,
    상기 복수의 소자 분리 구조는, 상기 홈 내의 상기 절연물이 두꺼운 제1 소자 분리 구조와, 상기 제1 소자 분리 구조보다도 상기 절연물이 얇은 제2 소자 분리 구조로 이루어지며,
    상기 반도체 기판 내에서의 적어도 제1 소자 분리 구조의 하부에 형성된 제1 불순물 영역과,
    상기 반도체 기판 내에서의 상기 제2 소자 분리 구조의 하방에 정합한 부위에 형성되어 있으며, 상기 제1 불순물 영역보다도 깊은 제2 불순물 영역과,
    상기 활성 영역의 표층 부위에 형성된 제3 불순물 영역과,
    상기 반도체 기판 내에서의 상기 제2 소자 분리 구조의 하방에 정합하며, 또한 상기 제2 소자 분리 구조와 상기 제2 불순물 영역 사이에 형성된 제4 불순물 영역
    을 포함하는 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서,
    상기 제1 불순물 영역, 상기 제2 불순물 영역, 상기 제3 불순물 영역 및 상기 제4 불순물 영역은, 동일 도전형의 불순물이 도입되어 이루어지는 것을 특징으로 하는 반도체 장치.
  3. 제1항 또는 제2항에 있어서,
    상기 활성 영역에 형성된 트랜지스터 구조와,
    상기 제2 소자 분리 구조를 개재하여 인접하는 1조의 상기 활성 영역에 걸치도록 형성되어 있으며, 상기 제2 소자 분리 구조의 상기 절연물에 의해 상호 전기적 분리되어 이루어지는 한쌍의 캐패시터 구조
    를 더 포함하는 것을 특징으로 하는 반도체 장치.
  4. 반도체 기판의 복수의 소자 분리 영역에 각각 홈을 형성하고, 상기 각 홈 내를 절연물로 매립하는 공정과,
    상기 각 홈은 제1 홈 또는 제2 홈으로서, 상기 제2 홈 내만의 상기 절연물을 일부 제거하여, 상기 제1 홈에는 제1 소자 분리 구조를, 상기 제2 홈에는 제2 소자 분리 구조를 각각 형성하여, 상기 반도체 기판 상에 활성 영역을 획정하는 공정과,
    상기 반도체 기판의 상기 제1 소자 분리 구조 및 제2 소자 분리 구조를 포함하는 부위에 제1 불순물을 도입하여, 적어도 제1 소자 분리 구조의 하부에는 제1 불순물 영역을, 상기 제2 소자 분리 구조의 하방에 정합한 부위에 상기 제1 불순물 영역보다도 깊은 제2 불순물 영역을 동시 형성하는 공정과,
    상기 반도체 기판의 상기 제1 소자 분리 구조 및 제2 소자 분리 구조를 포함하는 부위에 제2 불순물을 도입하여, 상기 활성 영역의 표층 부위에는 제3 불순물 영역을, 상기 제2 소자 분리 구조의 하방에 정합하며, 또한 상기 제2 소자 분리 구조와 상기 제2 불순물 영역 사이에는 제4 불순물 영역을 동시 형성하는 공정
    을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  5. 제4항에 있어서,
    상기 제4 불순물 영역의 불순물 농도가 상기 제2 불순물 영역의 불순물 농도 이상으로 되도록, 상기 제2 불순물의 도입 조건을 조절하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  6. 제4항 또는 제5항에 있어서,
    상기 제1 불순물과 상기 제2 불순물이 동일 도전형인 것을 특징으로 하는 반도체 장치의 제조 방법.
  7. 제4항 또는 제5항에 있어서,
    상기 제1 불순물 영역 및 상기 제2 불순물 영역은, 상기 제1 소자 분리 구조로부터 제2 소자 분리 구조에 걸쳐 연장되며, 상기 제2 소자 분리 구조의 하방에 정합한 부위에서 깊게 되는 형상으로 일체 형성되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  8. 제4항 또는 제5항에 있어서,
    상기 활성 영역에 트랜지스터 구조를 형성함과 함께, 상기 제2 소자 분리 구조를 개재하여 인접하는 1조의 상기 활성 영역에 걸치도록, 상기 제2 소자 분리 구조의 상기 절연물에 의해 상호 전기적 분리하여 이루어지는 한쌍의 캐패시터 구조를 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  9. 제8항에 있어서,
    상기 제3 불순물 영역 및 상기 제4 불순물 영역을 형성한 후, 상기 활성 영역 상으로부터 상기 제2 소자 분리 구조의 상기 홈의 측벽에 걸쳐 절연막을 형성하는 공정과,
    상기 절연막 상에 도전막을 형성하는 공정과,
    상기 도전막을 가공하여, 상기 활성 영역 상에는 게이트 절연막으로서 기능하는 상기 절연막을 개재한 상기 트랜지스터 구조의 게이트 전극을, 상기 제2 소자 분리 구조를 개재하여 인접하는 1조의 상기 활성 영역 상에는 유전체막으로서 기능하는 상기 절연막을 개재한 상기 캐패시터 구조의 상부 전극을 동시 형성하는 공정
    을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  10. 제9항에 있어서,
    상기 게이트 전극 및 상기 상부 전극을 마스크로 하여, 상기 게이트 전극의 양측에서의 상기 활성 영역의 표층에 제3 불순물을 도입하여, 1쌍의 제5 불순물 영역을 형성함과 함께, 상기 게이트 전극 내 및 상기 상부 전극 내에 상기 제3 불순물을 도입하는 것을 특징으로 하는 반도체 장치의 제조 방법.
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