JP2007149882A - 半導体装置及びその製造方法 - Google Patents
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Abstract
【課題】工程増や製造プロセスの煩雑化を招くことなく、絶縁物の厚みの異なる各ＳＴＩ素子分離構造下の所望部位にチャネルストップ領域を形成し、半導体メモリにおける更なる集積度の向上を容易且つ確実に実現する。
【解決手段】ＳＴＩ１０１の直下にチャネルストップ領域１０３を形成した後、活性領域の上層部分に不純物が導入されると同時に、ＳＴＩ１０２の直下にも当該不純物が導入される緒条件でイオン注入を行い、活性領域の上層部分にはチャネルドーズ領域１０５、ＳＴＩ１０２の直下にはチャネルストップ領域１０６を形成する。
【選択図】図４
【解決手段】ＳＴＩ１０１の直下にチャネルストップ領域１０３を形成した後、活性領域の上層部分に不純物が導入されると同時に、ＳＴＩ１０２の直下にも当該不純物が導入される緒条件でイオン注入を行い、活性領域の上層部分にはチャネルドーズ領域１０５、ＳＴＩ１０２の直下にはチャネルストップ領域１０６を形成する。
【選択図】図４
Description
本発明は、ＳＴＩ素子分離構造を備えた半導体装置及びその製造方法に関し、特にメモリセル領域にトランジスタ構造及びキャパシタ構造を備えた半導体メモリを対象とするものである。
データをキャパシタ構造に記憶する構成を採るメモリセルを有する半導体記憶装置において、メモリセル面積の縮小及び集積度の向上を目的とする様々な装置構成が案出されている。特に、素子分離構造として所謂ＳＴＩ（Shallow Trench Isolation）素子分離構造を用いる場合に、分離溝の側壁部分をもキャパシタの構成部分として利用し、分離溝の底部の埋め込み絶縁膜により隣接するメモリセルと電気的に分離されるキャパシタ構造 (分離併合型キャパシタ構造)が提案されている(特許文献１等を参照)。
近時では、半導体メモリにおいて、更なる集積度の向上が要求されており、これに応えるには、特許文献１等の構成では不十分となりつつある。
半導体メモリにおける更なる集積度の向上を実現するには、ＳＴＩ素子分離構造の分離溝幅の縮小化が必要となる。その一方で、分離溝への絶縁物の埋め込み性の制約から逆に分離溝の深さは浅くすることを要する。そのため、十分な素子分離能力を確保するためには、分離溝を埋め込む絶縁物下に不純物を導入していわゆるチャネルストップ領域を形成し、基板濃度を可及的に高めておくことが必要となる。
分離併合型キャパシタ構造では、分離溝のうち当該キャパシタ構造の形成部位に相当する分離溝の絶縁物を掘り下げて分離溝の側壁面の上部を露出させる。従って当然に、例えば図１に示すように、当該キャパシタ構造の形成部位に存するＳＴＩ素子分離構造１０２の絶縁物１１２は、形成部位以外に存するＳＴＩ素子分離構造１０１の絶縁物１１１よりも薄くなる。従って、絶縁物１０１を掘り下げた後に、ＳＴＩ素子分離構造１０１の下部を基準としてＳＴＩ素子分離構造１０１，１０２の下部へ同時にチャネルストップ用の不純物をイオン注入すると、ＳＴＩ素子分離構造１０２下においてＳＴＩ素子分離構造１０１下よりも深いチャネルストップ領域１０３が形成される（図１中、円内で示す）。チャネルストップ領域１０３はＳＴＩ素子分離構造１０２下では深過ぎるため、ＳＴＩ素子分離構造１０２の直下における基板濃度が薄くなり、素子分離能力が低下するという問題がある。
１回のイオン注入でＳＴＩ素子分離構造１０１，１０２の下部へ同時にチャネルストップ領域を形成することは、工程増を回避して製造プロセスの煩雑化を防止するためには必須であると言える。このことを前提とすれば、ＳＴＩ素子分離構造１０１，１０２下のチャネルストップ領域を同等の位置に形成するには、絶縁膜１１１，１１２の膜厚が揃っている段階で（絶縁膜１１２の表層をエッチング除去する前に）形成しておく必要がある。
詳細には、先ず図２（ａ）に示すように、絶縁膜１１２の表層をエッチング除去する前に、ＳＴＩ素子分離構造１０１，１０２の下部へ同時にチャネルストップ用の不純物をイオン注入する。このとき、ＳＴＩ素子分離構造１０１，１０２の下部で同等の深さにチャネルストップ領域１０３が形成される。
続いて、図２（ｂ）に示すように、ＳＴＩ素子分離構造１０２を開口するレジストマスク１１３を形成し、このレジストマスク１１３を用いてＳＴＩ素子分離構造１０２内の絶縁物１１２の一部をエッチング除去する。ここで、レジストマスク１１３を形成する際に、必ず位置合わせ余裕を取る必要があるため、リソグラフィーによりレジストマスク１１３の開口１１３ａをＳＴＩ素子分離構造１０２の分離溝の幅サイズよりも大きく形成する。このようにレジストマスク１１３を形成した状態でドライエッチングを実行するため、絶縁物１１２のエッチング時にレジストマスク１１３の開口１１３ａから露出する基板表面の一部１１４もエッチングに晒され、エッチングダメージを受ける。即ち、エッチングガス中に含まれる各種分子が基板表面の一部１１４から基板内部に入り込み、当該分子が後の酸化膜（又は酸窒化膜）形成工程(キャパシタ絶縁膜の形成工程)において増速酸化因子となる。これに起因する増速酸化により、キャパシタ絶縁膜の実質膜厚が増大し、容量値が小値となって所望の設計値通りの容量が得られず、容量のバラツキが大きくなるという問題が発生する。
本発明は、上記の課題に鑑みてなされたものであり、工程増や製造プロセスの煩雑化を招くことなく、絶縁物の厚みの異なる各ＳＴＩ素子分離構造下の所望部位にチャネルストップ領域を形成し、半導体メモリにおける更なる集積度の向上を容易且つ確実に実現することを可能とする半導体装置及びその製造方法を提供することを目的とする。
本発明の半導体装置は、半導体基板と、前記半導体基板の複数の素子分離領域にそれぞれ溝が形成され、前記各溝内が絶縁物で埋め込まれてなり、前記半導体基板上で活性領域を画定する複数の素子分離構造とを備えた半導体装置であって、前記複数の素子分離構造は、前記溝内の前記絶縁物が厚い第１の素子分離構造と、前記第１の素子分離構造よりも前記絶縁物が薄い第２の素子分離構造とからなり、前記半導体基板内における少なくとも第１の素子分離構造の下部に形成された第１の不純物領域と、前記半導体基板内における前記第２の素子分離構造の下方に整合した部位に形成されており、前記第１の不純物領域よりも深い第２の不純物領域と、前記活性領域の表層部位に形成された第３の不純物領域と、前記半導体基板内における前記第２の素子分離構造の下方に整合し、且つ前記第２の素子分離構造と前記第２の不純物領域との間に形成された第４の不純物領域とを含む。
本発明の半導体装置の製造方法は、半導体基板の複数の素子分離領域にそれぞれ溝を形成し、前記各溝内を絶縁物で埋め込む工程と、前記各溝は第１の溝又は第２の溝であって、前記第２の溝内のみの前記絶縁物を一部除去して、前記第１の溝には第１の素子分離構造を、前記第２の溝には第２の素子分離構造をそれぞれ形成して、前記半導体基板上に活性領域を画定する工程と、前記半導体基板の前記第１の素子分離構造及び第２の素子分離構造を含む部位に第１の不純物を導入して、少なくとも第１の素子分離構造の下部には第１の不純物領域を、前記第２の素子分離構造の下方に整合した部位に前記第１の不純物領域よりも深い第２の不純物領域を同時形成する工程と、前記半導体基板の前記第１の素子分離構造及び第２の素子分離構造を含む部位に第２の不純物を導入して、前記活性領域の表層部位には第３の不純物領域を、前記第２の素子分離構造の下方に整合し、且つ前記第２の素子分離構造と前記第２の不純物領域との間には第４の不純物領域を同時形成する工程とを含む。
本発明によれば、工程増や製造プロセスの煩雑化を招くことなく、絶縁物の厚みの異なる各ＳＴＩ素子分離構造下の所望部位にチャネルストップ領域を形成し、半導体メモリにおける更なる集積度の向上を容易且つ確実に実現することが可能となる。
−本発明の基本骨子−
本発明者は、上記の課題を解決すべく鋭意検討を重ねた結果、トランジスタ構造の閾値電圧調節のための不純物導入を積極的に利用することにより、工程増や製造プロセスの煩雑化を招くことなく効率良くチャネルストップ領域を形成する技術思想に相当した。
本発明者は、上記の課題を解決すべく鋭意検討を重ねた結果、トランジスタ構造の閾値電圧調節のための不純物導入を積極的に利用することにより、工程増や製造プロセスの煩雑化を招くことなく効率良くチャネルストップ領域を形成する技術思想に相当した。
本発明を詳述するにあたり、その着想の前段階となる手法について説明する。
本発明者は、先ず以下のような分離併合型キャパシタ構造の形成方法について考察した。
先ず、図３（ａ）に示すように、半導体基板にエッチングダメージを及ぼさないように、シリコン窒化膜等の保護膜１１５を形成した状態で、レジストマスク１１３を用いて絶縁膜１１２の表層をエッチング除去する。
本発明者は、先ず以下のような分離併合型キャパシタ構造の形成方法について考察した。
先ず、図３（ａ）に示すように、半導体基板にエッチングダメージを及ぼさないように、シリコン窒化膜等の保護膜１１５を形成した状態で、レジストマスク１１３を用いて絶縁膜１１２の表層をエッチング除去する。
続いて、図３（ｂ）に示すように、レジストマスク１１３及び保護膜１１５を除去し、ＳＴＩ素子分離構造１０１，１０２の下部へ同時にチャネルストップ用の不純物をイオン注入する。このとき、ＳＴＩ素子分離構造１０１の下部よりもＳＴＩ素子分離構造１０２の下部の方が深くなるようにチャネルストップ領域１０３が形成される。
続いて、図３（ｃ）に示すように、ＳＴＩ素子分離構造１０２を開口するレジストマスク１１６を形成し、このレジストマスク１１６を用いてＳＴＩ素子分離構造１０２の下部、ここではＳＴＩ素子分離構造１０２の底面とチャネルストップ領域１０３との間の位置に再びチャネルストップ用の不純物をイオン注入する。これにより、上記の位置に局所的にチャネルストップ領域１０４が形成される。このチャネルストップ領域１０４により、ＳＴＩ素子分離構造１０２のチャネルストップの不純物濃度が補間され、素子分離能力が向上する。
しかしながらこの場合、以下に示すような問題がある。
上述したレジストマスク１１３と同様に、レジストマスク１１６を形成する際に、必ず位置合わせ余裕を取る必要があるため、リソグラフィーによりレジストマスク１１６の開口１１６ａをＳＴＩ素子分離構造１０２の分離溝の幅サイズよりも大きく形成する。このようにレジストマスク１１６を形成した状態でイオン注入を実行するため、レジストマスク１１６の開口１１６ａから露出する基板表面の一部１１７もイオン注入に晒されることになる。そのため、チャネルストップ領域１０４と同時に、基板表面の一部１１７にもイオン注入されて不純物領域１１８が形成される。
上述したレジストマスク１１３と同様に、レジストマスク１１６を形成する際に、必ず位置合わせ余裕を取る必要があるため、リソグラフィーによりレジストマスク１１６の開口１１６ａをＳＴＩ素子分離構造１０２の分離溝の幅サイズよりも大きく形成する。このようにレジストマスク１１６を形成した状態でイオン注入を実行するため、レジストマスク１１６の開口１１６ａから露出する基板表面の一部１１７もイオン注入に晒されることになる。そのため、チャネルストップ領域１０４と同時に、基板表面の一部１１７にもイオン注入されて不純物領域１１８が形成される。
半導体メモリを形成する場合、そのキャパシタ構造と隣接するように、活性領域に当該キャパシタ構造に情報の書き込み・読み出しを行うためのトランジスタ構造が形成される。このトランジスタ構造における閾値電圧を制御してトランジスタ特性を向上させるため、活性領域の上層部分にイオン注入し、チャネルドーズ領域を形成することが必要である。このことは分離併合型キャパシタ構造でも同様であり、トランジスタ構造の特性向上のためにはチャネルドーズのイオン注入が必須である。
本手法では、このチャネルドーズのイオン注入が問題となる。即ちこの場合、基板表面の一部１１７にも当該イオン注入がなされ、基板表面の一部１１７では不純物領域１１８と重畳するように不純物が導入される。チャネルストップとチャネルドーズとでは同一導電型の不純物が導入されるため、基板表面の一部１１７のみで不純物濃度が高くなる。これにより、キャパシタ構造の容量特性に悪影響が及ぼされることになる。
本発明者は、上記手法を言わば踏み台として、チャネルストップ用のイオン注入を上記手法のように複数回行うことなく１回で済ませ、しかもキャパシタ構造の容量特性に悪影響を与えることなくチャネルドーズ用のイオン注入を行う構成について検討した。その結果、両者のイオン注入が同一導電型の不純物を導入することを利用して、チャネルドーズ用のイオン注入により、上記手法における再度のチャネルストップ用のイオン注入を兼用する構成に想到した。
即ち、先ず図３（ｂ）と同様、図４（ａ）に示すように、ＳＴＩ素子分離構造１０１の直下にチャネルストップ用のイオン注入を行う。これにより、ＳＴＩ素子分離構造１０１の下部にチャネルストップ領域１０３が形成される。このチャネルストップ領域１０３は、ＳＴＩ素子分離構造１０２の下方では、チャネルストップ領域１０３はＳＴＩ素子分離構造１０１の下部よりも深く形成される。
そして、図４（ｂ）に示すように、活性領域の上層部分（十分な閾値制御効果を得られる程度の所期の浅い部分）に不純物が導入されると同時に、ＳＴＩ素子分離構造１０２の直下にも当該不純物が導入される緒条件で、チャネルスドーズ用及びチャネルストップ用のイオン注入を行う。このとき、活性領域の上層部分にはチャネルドーズ領域１０５が形成されるとともに、ＳＴＩ素子分離構造１０２の直下には局所的にチャネルストップ領域１０６が形成される。チャネルドーズ領域１０５はトランジスタ構造の閾値制御に寄与し、チャネルストップ領域１０６はＳＴＩ素子分離構造１０２の十分な素子分離能力を確保することに寄与する。
ここで、工程増を招くことなく、ＳＴＩ素子分離構造１０１，１０２、チャネルストップ領域１０３，１０６及びチャネルドーズ領域１０５を上記のような所期の状態に形成するには、以下の要請を満たすことを要する。
（１）ＳＴＩ素子分離構造１０１の十分な素子分離能力を確保すること。
（２）ＳＴＩ素子分離構造１０２の十分な素子分離能力を確保すること。
（３）トランジスタ構造における閾値電圧を制御してトランジスタ特性を向上させること 。
（４）１回のイオン注入により、チャネルドーズ領域１０５及びチャネルストップ領域１ ０６を同時形成すること。
（１）ＳＴＩ素子分離構造１０１の十分な素子分離能力を確保すること。
（２）ＳＴＩ素子分離構造１０２の十分な素子分離能力を確保すること。
（３）トランジスタ構造における閾値電圧を制御してトランジスタ特性を向上させること 。
（４）１回のイオン注入により、チャネルドーズ領域１０５及びチャネルストップ領域１ ０６を同時形成すること。
要請（１）〜（４）を満たすべく、ＳＴＩ素子分離構造１０１のチャネルストップ用のイオン注入と、ＳＴＩ素子分離構造１０２のチャネルストップ用及びチャネルドーズ用のイオン注入とについて、注入直後の不純物濃度プロファイルを所定の半導体シミュレータで計算した結果を図５に示す。ここでは、図６に示すように、ＳＴＩ素子分離構造１０１，１０２の絶縁物１１１，１０２の膜厚をそれぞれ３００ｎｍ，５０ｎｍに設定した場合について例示する。図６（ａ）が図４（ａ）に、図６（ｂ）が図４（ｂ）にそれぞれ対応する。
要請（１）を満たすには、ＳＴＩ素子分離構造１０１の絶縁物１１１の膜厚と、チャネルストップ領域１０３の形成条件を最適化すれば良い。絶縁物１１１の膜厚に応じて、不純物が絶縁物１１１を突き抜けて絶縁物１１１の下部に所期の値の不純物濃度ピークが位置するように、チャネルストップ領域１０３形成時のイオン注入条件を最適化する。例えば、絶縁物１１１の膜厚を３００ｎｍ程度とすると、不純物としてリン（Ｐ+）を用い、加速エネルギーを２４０ｋｅＶ程度、ドーズ量を７．５×１０12／ｃｍ2程度とすれば、要請（１）は満たされる。
要請（２），（３）については、要請（４）との関係から、同時に満たす必要がある。この場合、ＳＴＩ素子分離構造１０２の絶縁物１１２の膜厚と、チャネルドーズ領域１０５及びチャネルストップ領域１０６との形成条件を最適化すれば良い。絶縁物１１２の膜厚に応じて、不純物が絶縁物１１２を突き抜けて絶縁物１１２の下部に所期の値の不純物濃度ピークが位置し、且つ活性領域の上層部分に所期の値の不純物濃度ピークが位置するように、チャネルドープ領域１０５及びチャネルストップ領域１０６形成時のイオン注入条件を最適化する。例えば、絶縁物１１２の膜厚を５０ｎｍ程度とすると、不純物として砒素（Ａｓ+）を用い、加速エネルギーを１００ｋｅＶ程度、ドーズ量を４．２×１０12／ｃｍ2程度とすれば、要請（２）〜（４）は満たされる。
ＳＴＩ素子分離構造１０１の絶縁物１１１の膜厚が３００ｎｍ程度であり、且つＳＴＩ素子分離構造１０２の絶縁物１１２の膜厚が５０ｎｍ程度であれば、近時における半導体メモリの微細化・高集積化に対応するも、素子分離構造１０２の露出する側壁面の面積が十分に確保されて分離併合型キャパシタ構造の容量を向上させることができる。このように好適な膜厚の絶縁物を有するようにＳＴＩ素子分離構造を形成した場合において、上記のように要請（１）〜（４）を全て満たすイオン注入条件が存在することが明らかとなった。
なお、ＳＴＩ素子分離構造１０１，１０２の絶縁物１１１，１１２の各膜厚を変更した場合には、上述した手法に従い、当該各膜厚に応じて各イオン注入条件を最適化すれば良い。
（本発明を適用した具体的な実施形態）
以下、上述した本発明の基本骨子を踏まえ、具体的な実施形態について図面を参照して詳細に説明する。本実施形態では、分離併合型キャパシタ構造を備えた半導体メモリを例示する。
図７〜図１０は、本実施形態による半導体メモリの製造方法を工程順に示す概略断面図である。図１１は、図１０（ｂ）に対応する概略平面図であり、図７〜図１０は図１１の破線Ｉ−Ｉ'に沿った位置の断面に対応する。図７〜図１０では、半導体メモリのトランジスタ領域Ｔｒ及びキャパシタ領域Ｃｐ（双方を合わせてメモリセルＭＣとする）のみを示す。
以下、上述した本発明の基本骨子を踏まえ、具体的な実施形態について図面を参照して詳細に説明する。本実施形態では、分離併合型キャパシタ構造を備えた半導体メモリを例示する。
図７〜図１０は、本実施形態による半導体メモリの製造方法を工程順に示す概略断面図である。図１１は、図１０（ｂ）に対応する概略平面図であり、図７〜図１０は図１１の破線Ｉ−Ｉ'に沿った位置の断面に対応する。図７〜図１０では、半導体メモリのトランジスタ領域Ｔｒ及びキャパシタ領域Ｃｐ（双方を合わせてメモリセルＭＣとする）のみを示す。
先ず、図７（ａ）に示すように、ＳＴＩ法で形成された各分離溝４，５内を絶縁物１０で埋め込む。
詳細には、先ず例えばＰ型のシリコン半導体基板１を用意し、シリコン半導体基板１の表面を熱酸化して初期酸化膜２を形成した後、初期酸化膜２上にＳｉ3Ｎ4膜３を堆積形成する。
詳細には、先ず例えばＰ型のシリコン半導体基板１を用意し、シリコン半導体基板１の表面を熱酸化して初期酸化膜２を形成した後、初期酸化膜２上にＳｉ3Ｎ4膜３を堆積形成する。
次に、リソグラフィー及びドライエッチングによりＳｉ3Ｎ4膜３、初期酸化膜２及びシリコン半導体基板１を加工し、シリコン半導体基板１の素子分離領域に例えば深さ３００ｎｍ程度の分離溝４，５を形成する。ここで、分離溝４，５の深さはキャパシタ容量に寄与するものであり、適宜変更が可能である。
次に、ドライエッチングのマスクとして用いたレジスト（不図示）を灰化処理等により除去し、ＣＶＤ法等により分離溝４，５を埋め込むようにＳｉ3Ｎ4膜３上に絶縁物１０、例えばシリコン酸化物を堆積する。そして、Ｓｉ3Ｎ4膜３を研磨ストッパーとして、絶縁物１０に化学機械研磨（ＣＭＰ）を施して平坦化する。
続いて、図７（ｂ）に示すように、分離溝５内の絶縁物１０の一部を除去する。
詳細には、分離溝５（及びその周囲）のみを開口するレジストマスク（不図示）を形成し、このレジストマスクを用いて分離溝５内の絶縁物１０の上層部分をドライエッチングして除去する。ここでは、分離溝５内の絶縁物１０を例えば２５０ｎｍ程度エッチングする。これにより、分離溝５内には厚み５０ｎｍ程度の絶縁物１０が残存することになる。
詳細には、分離溝５（及びその周囲）のみを開口するレジストマスク（不図示）を形成し、このレジストマスクを用いて分離溝５内の絶縁物１０の上層部分をドライエッチングして除去する。ここでは、分離溝５内の絶縁物１０を例えば２５０ｎｍ程度エッチングする。これにより、分離溝５内には厚み５０ｎｍ程度の絶縁物１０が残存することになる。
続いて、図７（ｃ）に示すように、第１の素子分離構造１１及び第２の素子分離構造１２を形成する。
詳細には、ウェットエッチングによりＳｉ3Ｎ4膜３及び初期酸化膜２を溶解除去する。エッチング液としては、リン酸溶液やフッ酸溶液等を用いる。このとき、分離溝４内を絶縁物１０で充填してなる第１の素子分離構造１１と、分離溝５内の下部に絶縁物１０が残存してなる第２の素子分離構造１２とが形成され、シリコン半導体基板１上で活性領域２０（図１１に示す）が画定される。以下、説明の便宜上、分離溝４内の絶縁物１０を絶縁物１０ａ、分離溝５内の絶縁物１０を絶縁物１０ｂと称する。
その後、活性領域の表面を熱酸化し、後述する各種のイオン注入用保護膜として機能する熱酸化膜７を例えば膜厚１０ｎｍ程度に形成する。
詳細には、ウェットエッチングによりＳｉ3Ｎ4膜３及び初期酸化膜２を溶解除去する。エッチング液としては、リン酸溶液やフッ酸溶液等を用いる。このとき、分離溝４内を絶縁物１０で充填してなる第１の素子分離構造１１と、分離溝５内の下部に絶縁物１０が残存してなる第２の素子分離構造１２とが形成され、シリコン半導体基板１上で活性領域２０（図１１に示す）が画定される。以下、説明の便宜上、分離溝４内の絶縁物１０を絶縁物１０ａ、分離溝５内の絶縁物１０を絶縁物１０ｂと称する。
その後、活性領域の表面を熱酸化し、後述する各種のイオン注入用保護膜として機能する熱酸化膜７を例えば膜厚１０ｎｍ程度に形成する。
続いて、図８（ａ）に示すように、Ｎ型ウェル８を形成した後、チャネルストップ領域１３を形成する。
詳細には、先ず、シリコン半導体基板１上にトランジスタ領域Ｔｒ及びキャパシタ領域Ｃｐを開口するレジストマスク（不図示）を形成し、このレジストマスクを用いてトランジスタ領域Ｔｒ及びキャパシタ領域Ｃｐにイオン注入する。イオン注入の条件としては、Ｎ型不純物、例えばリン（Ｐ）を用い、加速エネルギーを６００ｋｅＶ、ドーズ量を３．０×１０13／ｃｍ2とする。このイオン注入により、Ｎ型ウェル８が形成される。
詳細には、先ず、シリコン半導体基板１上にトランジスタ領域Ｔｒ及びキャパシタ領域Ｃｐを開口するレジストマスク（不図示）を形成し、このレジストマスクを用いてトランジスタ領域Ｔｒ及びキャパシタ領域Ｃｐにイオン注入する。イオン注入の条件としては、Ｎ型不純物、例えばリン（Ｐ）を用い、加速エネルギーを６００ｋｅＶ、ドーズ量を３．０×１０13／ｃｍ2とする。このイオン注入により、Ｎ型ウェル８が形成される。
次に、引き続き上記のレジストマスクを用い、第１の素子分離構造１１の絶縁物１０ａの下部、望ましくは直下に不純物濃度のピークが位置するように、トランジスタ領域Ｔｒ及びキャパシタ領域Ｃｐにイオン注入する。イオン注入の条件は、当該半導体メモリにおける周辺回路領域の素子分離の能力に影響し、第１の素子分離構造１１の分離溝４の深さに合わせて適宜の変更が可能である。本実施形態では、イオン注入の条件として、Ｎ型不純物、例えばリン（Ｐ）を用い、加速エネルギーを２４０ｋｅＶ、ドーズ量を７．５×１０12／ｃｍ2とする。このイオン注入により、チャネルストップ領域１３が形成される。チャネルストップ領域１３は、シリコン半導体基板１の内部でトランジスタ領域Ｔｒ及びキャパシタ領域Ｃｐに亘るように形成され、第２の素子分離構造１２の絶縁物１０ｂの下方では、絶縁物１０ｂが絶縁物１０ａよりも薄い分だけ、絶縁物１０ａの下方よりも深い位置に形成される。
続いて、図８（ｂ）に示すように、活性領域の上層部分にはチャネルドーズ領域１４を、第２の素子分離構造１２の絶縁物１０ｂの下部にはチャネルストップ領域１５を同時形成する。
詳細には、活性領域ではその上層部分に不純物濃度のピークが位置し、且つ第２の素子分離構造１２には絶縁物１０ｂの下部（絶縁物１０ｂとチャネルストップ領域１３との間）、望ましくは絶縁物１０ｂの直下に不純物濃度のピークが位置する条件で、Ｎ型不純物をイオン注入する。その後、レジストマスクを灰化処理等により除去する。イオン注入の条件は、絶縁物１０ｂの厚み、絶縁物１０ｂの下部における不純物濃度、及び当該半導体メモリにおける周辺回路領域の周辺トランジスタの特性により決定されるものであり、絶縁物１０ｂの下部における不純物濃度が絶縁物１０ａの下部における不純物濃度と同等以上となるように適宜の変更が可能である。チャネルストップ領域１５の不純物濃度を１×１０17／ｃｍ3以上とすることが望ましい。本実施形態では、イオン注入の条件として、Ｎ型不純物、例えば砒素（Ａｓ）を用い、加速エネルギーを１００ｋｅＶ、ドーズ量を４．３×１０12／ｃｍ2とする。このイオン注入により、活性領域の上層部分にはチャネルドーズ領域１４が、第２の素子分離構造１２の絶縁物１０ｂの直下にはチャネルストップ領域１５が同時形成される。
詳細には、活性領域ではその上層部分に不純物濃度のピークが位置し、且つ第２の素子分離構造１２には絶縁物１０ｂの下部（絶縁物１０ｂとチャネルストップ領域１３との間）、望ましくは絶縁物１０ｂの直下に不純物濃度のピークが位置する条件で、Ｎ型不純物をイオン注入する。その後、レジストマスクを灰化処理等により除去する。イオン注入の条件は、絶縁物１０ｂの厚み、絶縁物１０ｂの下部における不純物濃度、及び当該半導体メモリにおける周辺回路領域の周辺トランジスタの特性により決定されるものであり、絶縁物１０ｂの下部における不純物濃度が絶縁物１０ａの下部における不純物濃度と同等以上となるように適宜の変更が可能である。チャネルストップ領域１５の不純物濃度を１×１０17／ｃｍ3以上とすることが望ましい。本実施形態では、イオン注入の条件として、Ｎ型不純物、例えば砒素（Ａｓ）を用い、加速エネルギーを１００ｋｅＶ、ドーズ量を４．３×１０12／ｃｍ2とする。このイオン注入により、活性領域の上層部分にはチャネルドーズ領域１４が、第２の素子分離構造１２の絶縁物１０ｂの直下にはチャネルストップ領域１５が同時形成される。
続いて、図８（ｃ）に示すように、ゲート絶縁膜及びキャパシタ絶縁膜（誘電体膜）として機能するシリコン酸化膜１６を形成する。
詳細には、先ずウェットエッチングにより熱酸化膜７を溶解除去する。エッチング液としてはフッ酸溶液等を用いる。
次に、活性領域の表面を熱酸化し、ゲート絶縁膜及びキャパシタ絶縁膜として機能する絶縁膜、ここではシリコン酸化膜１６を例えば膜厚２．３ｎｍ程度形成する。なお、シリコン酸化膜１６を形成する代わりに、いわゆるデュアルゲート絶縁膜プロセスにより、トランジスタ領域Ｔｒとキャパシタ領域Ｃｐとで異なる膜厚にシリコン酸化膜等の絶縁膜をそれぞれ形成するようにしても良い。
詳細には、先ずウェットエッチングにより熱酸化膜７を溶解除去する。エッチング液としてはフッ酸溶液等を用いる。
次に、活性領域の表面を熱酸化し、ゲート絶縁膜及びキャパシタ絶縁膜として機能する絶縁膜、ここではシリコン酸化膜１６を例えば膜厚２．３ｎｍ程度形成する。なお、シリコン酸化膜１６を形成する代わりに、いわゆるデュアルゲート絶縁膜プロセスにより、トランジスタ領域Ｔｒとキャパシタ領域Ｃｐとで異なる膜厚にシリコン酸化膜等の絶縁膜をそれぞれ形成するようにしても良い。
続いて、図９（ａ）に示すように、ゲート電極１７ａ，１７ｂ及びセルプレート電極１８を同時にパターン形成する。
詳細には、シリコン酸化膜１６上に、例えばＣＶＤ法により多結晶シリコン膜（不図示）を例えば膜厚１８０ｎｍ程度に堆積する。
次に、この多結晶シリコン膜及びシリコン酸化膜１６をリソグラフィー及びドライエッチングにより加工し、トランジスタ領域Ｔｒにはゲート電極１７ａを、キャパシタ領域Ｃｐにはセルプレート電極１８を同時にパターン形成する。ここで、ゲート電極１７ａとシリコン半導体基板１との間に存するシリコン酸化膜１６がゲート絶縁膜として、セルプレート電極１８とシリコン半導体基板１との間に存するシリコン酸化膜１６がキャパシタ絶縁膜としてそれぞれ機能する。
詳細には、シリコン酸化膜１６上に、例えばＣＶＤ法により多結晶シリコン膜（不図示）を例えば膜厚１８０ｎｍ程度に堆積する。
次に、この多結晶シリコン膜及びシリコン酸化膜１６をリソグラフィー及びドライエッチングにより加工し、トランジスタ領域Ｔｒにはゲート電極１７ａを、キャパシタ領域Ｃｐにはセルプレート電極１８を同時にパターン形成する。ここで、ゲート電極１７ａとシリコン半導体基板１との間に存するシリコン酸化膜１６がゲート絶縁膜として、セルプレート電極１８とシリコン半導体基板１との間に存するシリコン酸化膜１６がキャパシタ絶縁膜としてそれぞれ機能する。
上部電極として機能するセルプレート電極１８は、下部電極として機能するシリコン半導体基板１と容量結合する。ここで、絶縁物１０ｂにより電気的に分離されてなる一対の分離併合型キャパシタ構造２１ａ，２１ｂが完成する。
分離併合型キャパシタ構造２１ａは、図９（ａ）中で絶縁物１０ｂの左側の部分であり、セルプレート電極１８の左側部分とシリコン半導体基板１とが、活性領域上から分離溝５の左側の側壁上部に架けて存するシリコン酸化膜１６を介して容量結合する。一方、分離併合型キャパシタ構造２１ｂは、図９（ａ）中で絶縁物１０ｂの右側の部分であり、セルプレート電極１８の右側部分とシリコン半導体基板１とが、活性領域上から分離溝５の右側の側壁上部に架けて存するシリコン酸化膜１６を介して容量結合する。
分離併合型キャパシタ構造２１ａは、図９（ａ）中で絶縁物１０ｂの左側の部分であり、セルプレート電極１８の左側部分とシリコン半導体基板１とが、活性領域上から分離溝５の左側の側壁上部に架けて存するシリコン酸化膜１６を介して容量結合する。一方、分離併合型キャパシタ構造２１ｂは、図９（ａ）中で絶縁物１０ｂの右側の部分であり、セルプレート電極１８の右側部分とシリコン半導体基板１とが、活性領域上から分離溝５の右側の側壁上部に架けて存するシリコン酸化膜１６を介して容量結合する。
続いて、図９（ｂ）に示すように、ＬＤＤ領域１９等を形成する。
詳細には、シリコン半導体基板１上にトランジスタ領域Ｔｒ及びキャパシタ領域Ｃｐを開口するレジストマスク（不図示）を形成し、このレジストマスクを用いてトランジスタ領域Ｔｒ及びキャパシタ領域Ｃｐにイオン注入する。イオン注入の条件としては、Ｐ型不純物、例えばホウ素（Ｂ）を用い、加速エネルギーを０．５ｋｅＶ、ドーズ量を３．６×１０14／ｃｍ2とする。このイオン注入は、上記のレジストマスク、ゲート電極１７ａ，１７ｂ及びセルプレート電極１８をマスクとして実行される。当該イオン注入により、ゲート電極１７ａの両側における活性領域の表層にＬＤＤ（Light Doped Drain）領域１９が形成される。
詳細には、シリコン半導体基板１上にトランジスタ領域Ｔｒ及びキャパシタ領域Ｃｐを開口するレジストマスク（不図示）を形成し、このレジストマスクを用いてトランジスタ領域Ｔｒ及びキャパシタ領域Ｃｐにイオン注入する。イオン注入の条件としては、Ｐ型不純物、例えばホウ素（Ｂ）を用い、加速エネルギーを０．５ｋｅＶ、ドーズ量を３．６×１０14／ｃｍ2とする。このイオン注入は、上記のレジストマスク、ゲート電極１７ａ，１７ｂ及びセルプレート電極１８をマスクとして実行される。当該イオン注入により、ゲート電極１７ａの両側における活性領域の表層にＬＤＤ（Light Doped Drain）領域１９が形成される。
ここで引き続き、特に周辺回路領域の周辺トランジスタにおけるパンチスルー対策として、いわゆるＨＡＬＯ注入を実行しても良い。イオン注入の条件としては、Ｎ型不純物、例えば砒素（Ａｓ）を用い、加速エネルギーを８０ｋｅＶ、ドーズ量を２．６×１０13／ｃｍ2とする。
ＬＤＤ領域１９やＨＡＬＯのイオン注入は、トランジスタ特性に影響を及ぼすことがあるため、必要に応じてこれらのイオン注入を行わないようにしても良い。
ＬＤＤ領域１９やＨＡＬＯのイオン注入は、トランジスタ特性に影響を及ぼすことがあるため、必要に応じてこれらのイオン注入を行わないようにしても良い。
続いて、図９（ｃ）に示すように、サイドウォール絶縁膜２３，２４及びドレイン領域２５等を形成する。
詳細には、ＣＶＤ法等により全面に絶縁膜、ここではシリコン酸化膜（不図示）を堆積する。そして必要な部分、ここではトランジスタ構造のドレイン領域に相当する部分を開口するレジストマスク（不図示）を形成した後、シリコン酸化膜を異方性エッチング（エッチバック）する。これにより、ゲート電極１７ａ，１７ｂの向い合うそれぞれの側壁部分に、シリコン酸化膜が残存し、サイドウォール絶縁膜２３が形成され、且つ、異方性エッチングに晒されなかった、ゲート電極１７ａとセルプレート電極１８の間にはシリコン酸化膜が残存し、サイドウォール絶縁膜２４が形成される。
その後、レジストマスクを灰化処理等により除去する。
詳細には、ＣＶＤ法等により全面に絶縁膜、ここではシリコン酸化膜（不図示）を堆積する。そして必要な部分、ここではトランジスタ構造のドレイン領域に相当する部分を開口するレジストマスク（不図示）を形成した後、シリコン酸化膜を異方性エッチング（エッチバック）する。これにより、ゲート電極１７ａ，１７ｂの向い合うそれぞれの側壁部分に、シリコン酸化膜が残存し、サイドウォール絶縁膜２３が形成され、且つ、異方性エッチングに晒されなかった、ゲート電極１７ａとセルプレート電極１８の間にはシリコン酸化膜が残存し、サイドウォール絶縁膜２４が形成される。
その後、レジストマスクを灰化処理等により除去する。
ここでは、その後に続く、高濃度不純物注入がゲート電極１７ａとセルプレート電極１８の間のＬＤＤ領域１９に注入されることによる接合リーク電流の増加を懸念し、サイドウォール絶縁膜２４を残しているが、ゲート電極１７ａ，１７ｂが向い合う領域のようにサイドウォール絶縁膜２３を形成しても良い。
次に、サイドウォール絶縁膜２３で挟まれた領域、即ちトランジスタ構造のドレイン領域に相当する部分にイオン注入する。イオン注入の条件としては、Ｐ型不純物、例えばホウ素（Ｂ）を用い、加速エネルギーを５ｋｅＶ、ドーズ量を４．０×１０15／ｃｍ2とする。このイオン注入により、トランジスタ構造のドレイン領域に相当する部分と共に、ゲート電極１７ａ，１７ｂ内及びセルプレート電極１８内にホウ素が導入される。トランジスタ構造のドレイン領域には、ＬＤＤ領域１９と重畳されるように、当該ＬＤＤ領域１９よりも高不純物濃度のドレイン領域２５が形成される。このとき、シリコン半導体基板１とシリコン酸化膜１６を介するゲート電極１７ａ，１７ｂと、ドレイン領域２５（及びこれと重畳されたＬＤＤ領域１９）と、ソース領域として機能するＬＤＤ領域１９とを備えたトランジスタ構造２２が完成する。
続いて、図１０（ａ）に示すように、層間絶縁膜２６及びコンタクト孔２７を形成する。
詳細には、ＣＶＤ法等によりシリコン半導体基板１の全面を覆うように絶縁膜、ここではシリコン酸化膜を堆積し、層間絶縁膜２６を形成する。
次に、ドレイン領域２５の表面の一部等を露出させるように、層間絶縁膜２６をリソグラフィー及びドライエッチングにより加工し、コンタクト孔２７を形成する。
その後、ドライエッチングで用いたレジストマスク（不図示）を灰化処理等により除去する。
詳細には、ＣＶＤ法等によりシリコン半導体基板１の全面を覆うように絶縁膜、ここではシリコン酸化膜を堆積し、層間絶縁膜２６を形成する。
次に、ドレイン領域２５の表面の一部等を露出させるように、層間絶縁膜２６をリソグラフィー及びドライエッチングにより加工し、コンタクト孔２７を形成する。
その後、ドライエッチングで用いたレジストマスク（不図示）を灰化処理等により除去する。
続いて、図１０（ｂ）及び図１１に示すように、各種配線及び保護膜２９等を形成する。
コンタクト孔２７を埋め込むように、スパッタ法等により、層間絶縁膜２６上にＡｌ合金等の金属材料（不図示）を堆積する。そして、この金属材料をリソグラフィー及びドライエッチングにより加工し、各種の配線を形成する。図１０（ｂ）には、ドレイン領域２５と電気的に接続されてなるビット線２８が形成された様子を示す。
次に、ビット線２８等を覆うように、ＣＶＤ法等によりシリコン酸化膜等の保護膜２９を形成する。
コンタクト孔２７を埋め込むように、スパッタ法等により、層間絶縁膜２６上にＡｌ合金等の金属材料（不図示）を堆積する。そして、この金属材料をリソグラフィー及びドライエッチングにより加工し、各種の配線を形成する。図１０（ｂ）には、ドレイン領域２５と電気的に接続されてなるビット線２８が形成された様子を示す。
次に、ビット線２８等を覆うように、ＣＶＤ法等によりシリコン酸化膜等の保護膜２９を形成する。
しかる後、更なる層間絶縁膜や上層配線、上層保護膜等の形成を経て、本実施形態の半導体メモリを完成させる。
以上説明したように、本実施形態によれば、工程増や製造プロセスの煩雑化を招くことなく、絶縁物１０の厚みの異なる各ＳＴＩ素子分離構造１１，１２下の所望部位にチャネルストップ領域１３，１５を形成し、半導体メモリにおける更なる集積度の向上を容易且つ確実に実現することが可能となる。
以下、本発明の諸態様を付記としてまとめて記載する。
（付記１）半導体基板と、
前記半導体基板の複数の素子分離領域にそれぞれ溝が形成され、前記各溝内が絶縁物で埋め込まれてなり、前記半導体基板上で活性領域を画定する複数の素子分離構造と
を備えた半導体装置であって、
前記複数の素子分離構造は、前記溝内の前記絶縁物が厚い第１の素子分離構造と、前記第１の素子分離構造よりも前記絶縁物が薄い第２の素子分離構造とからなり、
前記半導体基板内における少なくとも第１の素子分離構造の下部に形成された第１の不純物領域と、
前記半導体基板内における前記第２の素子分離構造の下方に整合した部位に形成されており、前記第１の不純物領域よりも深い第２の不純物領域と、
前記活性領域の表層部位に形成された第３の不純物領域と、
前記半導体基板内における前記第２の素子分離構造の下方に整合し、且つ前記第２の素子分離構造と前記第２の不純物領域との間に形成された第４の不純物領域と
を含むことを特徴とする半導体装置。
前記半導体基板の複数の素子分離領域にそれぞれ溝が形成され、前記各溝内が絶縁物で埋め込まれてなり、前記半導体基板上で活性領域を画定する複数の素子分離構造と
を備えた半導体装置であって、
前記複数の素子分離構造は、前記溝内の前記絶縁物が厚い第１の素子分離構造と、前記第１の素子分離構造よりも前記絶縁物が薄い第２の素子分離構造とからなり、
前記半導体基板内における少なくとも第１の素子分離構造の下部に形成された第１の不純物領域と、
前記半導体基板内における前記第２の素子分離構造の下方に整合した部位に形成されており、前記第１の不純物領域よりも深い第２の不純物領域と、
前記活性領域の表層部位に形成された第３の不純物領域と、
前記半導体基板内における前記第２の素子分離構造の下方に整合し、且つ前記第２の素子分離構造と前記第２の不純物領域との間に形成された第４の不純物領域と
を含むことを特徴とする半導体装置。
（付記２）前記第１の不純物領域、前記第２の不純物領域、前記第３の不純物領域及び前記第４の不純物領域は、同一導電型の不純物が導入されてなるものであることを特徴とする付記１に記載の半導体装置。
（付記３）前記第１の不純物領域と前記第２の不純物領域とが、同一の不純物濃度に形成されてなることを特徴とする付記１又は２に記載の半導体装置。
（付記４）前記第３の不純物領域と前記第４の不純物領域とが、同一の不純物濃度に形成されてなることを特徴とする付記１〜３のいずれか１項に記載の半導体装置。
（付記５）前記第４の不純物領域の不純物濃度が１×１０17／ｃｍ3以上であることを特徴とする付記４に記載の半導体装置。
（付記６）前記活性領域に形成されたトランジスタ構造と、
前記第２の素子分離構造を介して隣接する一組の前記活性領域に跨るように形成されており、前記第２の素子分離構造の前記絶縁物により互いに電気的分離してなる一対のキャパシタ構造と
を更に含むことを特徴とする付記１〜５のいずれか１項に記載の半導体装置。
前記第２の素子分離構造を介して隣接する一組の前記活性領域に跨るように形成されており、前記第２の素子分離構造の前記絶縁物により互いに電気的分離してなる一対のキャパシタ構造と
を更に含むことを特徴とする付記１〜５のいずれか１項に記載の半導体装置。
（付記７）半導体基板の複数の素子分離領域にそれぞれ溝を形成し、前記各溝内を絶縁物で埋め込む工程と、
前記各溝は第１の溝又は第２の溝であって、前記第２の溝内のみの前記絶縁物を一部除去して、前記第１の溝には第１の素子分離構造を、前記第２の溝には第２の素子分離構造をそれぞれ形成して、前記半導体基板上に活性領域を画定する工程と、
前記半導体基板の前記第１の素子分離構造及び第２の素子分離構造を含む部位に第１の不純物を導入して、少なくとも第１の素子分離構造の下部には第１の不純物領域を、前記第２の素子分離構造の下方に整合した部位に前記第１の不純物領域よりも深い第２の不純物領域を同時形成する工程と、
前記半導体基板の前記第１の素子分離構造及び第２の素子分離構造を含む部位に第２の不純物を導入して、前記活性領域の表層部位には第３の不純物領域を、前記第２の素子分離構造の下方に整合し、且つ前記第２の素子分離構造と前記第２の不純物領域との間には第４の不純物領域を同時形成する工程と
を含むことを特徴とする半導体装置の製造方法。
前記各溝は第１の溝又は第２の溝であって、前記第２の溝内のみの前記絶縁物を一部除去して、前記第１の溝には第１の素子分離構造を、前記第２の溝には第２の素子分離構造をそれぞれ形成して、前記半導体基板上に活性領域を画定する工程と、
前記半導体基板の前記第１の素子分離構造及び第２の素子分離構造を含む部位に第１の不純物を導入して、少なくとも第１の素子分離構造の下部には第１の不純物領域を、前記第２の素子分離構造の下方に整合した部位に前記第１の不純物領域よりも深い第２の不純物領域を同時形成する工程と、
前記半導体基板の前記第１の素子分離構造及び第２の素子分離構造を含む部位に第２の不純物を導入して、前記活性領域の表層部位には第３の不純物領域を、前記第２の素子分離構造の下方に整合し、且つ前記第２の素子分離構造と前記第２の不純物領域との間には第４の不純物領域を同時形成する工程と
を含むことを特徴とする半導体装置の製造方法。
（付記８）前記第４の不純物領域の不純物濃度が前記第２の不純物領域の不純物濃度以上となるように、前記第２の不純物の導入条件を調節することを特徴とする付記７に記載の半導体装置の製造方法。
（付記９）前記第１の不純物と前記第２の不純物とが同一導電型であることを特徴とする付記７又は８に記載の半導体装置の製造方法。
（付記１０）前記第４の不純物領域の不純物濃度が１×１０17／ｃｍ3以上であることを特徴とする付記８又は９に記載の半導体装置の製造方法。
（付記１１）前記第１の不純物領域及び前記第２の不純物領域は、前記第１の素子分離構造から第２の素子分離構造へ架けて延在し、前記第２の素子分離構造の下方に整合した部位で深くなる形状に一体形成されることを特徴とする付記８〜１０のいずれか１項に記載の半導体装置の製造方法。
（付記１２）前記活性領域にトランジスタ構造を形成するとともに、前記第２の素子分離構造を介して隣接する一組の前記活性領域に跨るように、前記第２の素子分離構造の前記絶縁物により互いに電気的分離してなる一対のキャパシタ構造を形成することを特徴とする付記８〜１１のいずれか１項に記載の半導体装置の製造方法。
（付記１３）前記第３の不純物領域及び前記第４の不純物領域を形成した後、前記活性領域上から前記第２の素子分離構造の前記溝の側壁へ架けて絶縁膜を形成する工程と、
前記絶縁膜上に導電膜を形成する工程と、
前記導電膜を加工して、前記活性領域上にはゲート絶縁膜として機能する前記絶縁膜を介した前記トランジスタ構造のゲート電極を、前記第２の素子分離構造を介して隣接する一組の前記活性領域上には誘電体膜として機能する前記絶縁膜を介した前記キャパシタ構造の上部電極を同時形成する工程と
を含むことを特徴とする付記１２に記載の半導体装置の製造方法。
前記絶縁膜上に導電膜を形成する工程と、
前記導電膜を加工して、前記活性領域上にはゲート絶縁膜として機能する前記絶縁膜を介した前記トランジスタ構造のゲート電極を、前記第２の素子分離構造を介して隣接する一組の前記活性領域上には誘電体膜として機能する前記絶縁膜を介した前記キャパシタ構造の上部電極を同時形成する工程と
を含むことを特徴とする付記１２に記載の半導体装置の製造方法。
（付記１４）前記ゲート電極及び前記上部電極をマスクとして、前記ゲート電極の両側における前記活性領域の表層に第３の不純物を導入して、一対の第５の不純物領域を形成するとともに、前記ゲート電極内及び前記上部電極内に前記第３の不純物を導入することを特徴とする付記１３に記載の半導体装置の製造方法。
１ シリコン半導体基板
２ 初期酸化膜
３ Ｓｉ3Ｎ4膜
４，５分離
７ 熱酸化膜
８ Ｎ型ウェル
１０，１０ａ，１０ｂ 絶縁物
１１ 第１の素子分離構造
１２ 第２の素子分離構造
１３，１５ チャネルストップ領域
１４ チャネルドーズ領域
１６ シリコン酸化膜
１７ａ，１７ｂ ゲート電極
１８ セルプレート電極
１９ ＬＤＤ領域
２１ キャパシタ構造
２２ トランジスタ構造
２３，２４ サイドウォール絶縁膜
２５ ドレイン領域
２６ 層間絶縁膜
２７ コンタクト孔
２８ ビット線
２９ 保護膜
２ 初期酸化膜
３ Ｓｉ3Ｎ4膜
４，５分離
７ 熱酸化膜
８ Ｎ型ウェル
１０，１０ａ，１０ｂ 絶縁物
１１ 第１の素子分離構造
１２ 第２の素子分離構造
１３，１５ チャネルストップ領域
１４ チャネルドーズ領域
１６ シリコン酸化膜
１７ａ，１７ｂ ゲート電極
１８ セルプレート電極
１９ ＬＤＤ領域
２１ キャパシタ構造
２２ トランジスタ構造
２３，２４ サイドウォール絶縁膜
２５ ドレイン領域
２６ 層間絶縁膜
２７ コンタクト孔
２８ ビット線
２９ 保護膜
Claims (10)
- 半導体基板と、
前記半導体基板の複数の素子分離領域にそれぞれ溝が形成され、前記各溝内が絶縁物で埋め込まれてなり、前記半導体基板上で活性領域を画定する複数の素子分離構造と
を備えた半導体装置であって、
前記複数の素子分離構造は、前記溝内の前記絶縁物が厚い第１の素子分離構造と、前記第１の素子分離構造よりも前記絶縁物が薄い第２の素子分離構造とからなり、
前記半導体基板内における少なくとも第１の素子分離構造の下部に形成された第１の不純物領域と、
前記半導体基板内における前記第２の素子分離構造の下方に整合した部位に形成されており、前記第１の不純物領域よりも深い第２の不純物領域と、
前記活性領域の表層部位に形成された第３の不純物領域と、
前記半導体基板内における前記第２の素子分離構造の下方に整合し、且つ前記第２の素子分離構造と前記第２の不純物領域との間に形成された第４の不純物領域と
を含むことを特徴とする半導体装置。 - 前記第１の不純物領域、前記第２の不純物領域、前記第３の不純物領域及び前記第４の不純物領域は、同一導電型の不純物が導入されてなるものであることを特徴とする請求項１に記載の半導体装置。
- 前記活性領域に形成されたトランジスタ構造と、
前記第２の素子分離構造を介して隣接する一組の前記活性領域に跨るように形成されており、前記第２の素子分離構造の前記絶縁物により互いに電気的分離してなる一対のキャパシタ構造と
を更に含むことを特徴とする請求項１又は２に記載の半導体装置。 - 半導体基板の複数の素子分離領域にそれぞれ溝を形成し、前記各溝内を絶縁物で埋め込む工程と、
前記各溝は第１の溝又は第２の溝であって、前記第２の溝内のみの前記絶縁物を一部除去して、前記第１の溝には第１の素子分離構造を、前記第２の溝には第２の素子分離構造をそれぞれ形成して、前記半導体基板上に活性領域を画定する工程と、
前記半導体基板の前記第１の素子分離構造及び第２の素子分離構造を含む部位に第１の不純物を導入して、少なくとも第１の素子分離構造の下部には第１の不純物領域を、前記第２の素子分離構造の下方に整合した部位に前記第１の不純物領域よりも深い第２の不純物領域を同時形成する工程と、
前記半導体基板の前記第１の素子分離構造及び第２の素子分離構造を含む部位に第２の不純物を導入して、前記活性領域の表層部位には第３の不純物領域を、前記第２の素子分離構造の下方に整合し、且つ前記第２の素子分離構造と前記第２の不純物領域との間には第４の不純物領域を同時形成する工程と
を含むことを特徴とする半導体装置の製造方法。 - 前記第４の不純物領域の不純物濃度が前記第２の不純物領域の不純物濃度以上となるように、前記第２の不純物の導入条件を調節することを特徴とする請求項４に記載の半導体装置の製造方法。
- 前記第１の不純物と前記第２の不純物とが同一導電型であることを特徴とする請求項４又は５に記載の半導体装置の製造方法。
- 前記第１の不純物領域及び前記第２の不純物領域は、前記第１の素子分離構造から第２の素子分離構造へ架けて延在し、前記第２の素子分離構造の下方に整合した部位で深くなる形状に一体形成されることを特徴とする請求項４〜６のいずれか１項に記載の半導体装置の製造方法。
- 前記活性領域にトランジスタ構造を形成するとともに、前記第２の素子分離構造を介して隣接する一組の前記活性領域に跨るように、前記第２の素子分離構造の前記絶縁物により互いに電気的分離してなる一対のキャパシタ構造を形成することを特徴とする請求項４〜７のいずれか１項に記載の半導体装置の製造方法。
- 前記第３の不純物領域及び前記第４の不純物領域を形成した後、前記活性領域上から前記第２の素子分離構造の前記溝の側壁へ架けて絶縁膜を形成する工程と、
前記絶縁膜上に導電膜を形成する工程と、
前記導電膜を加工して、前記活性領域上にはゲート絶縁膜として機能する前記絶縁膜を介した前記トランジスタ構造のゲート電極を、前記第２の素子分離構造を介して隣接する一組の前記活性領域上には誘電体膜として機能する前記絶縁膜を介した前記キャパシタ構造の上部電極を同時形成する工程と
を含むことを特徴とする請求項８に記載の半導体装置の製造方法。 - 前記ゲート電極及び前記上部電極をマスクとして、前記ゲート電極の両側における前記活性領域の表層に第３の不純物を導入して、一対の第５の不純物領域を形成するとともに、前記ゲート電極内及び前記上部電極内に前記第３の不純物を導入することを特徴とする請求項９に記載の半導体装置の製造方法。
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