KR20100030216A - 반도체 소자 및 이의 제조 방법 - Google Patents

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KR20100030216A
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Abstract

반도체 소자 및 이의 제조 방법에서, 반도체 소자는 액티브 영역 및 소자 분리 영역이 구분된 반도체 기판 상에 위치하는 게이트 구조물을 포함한다. 상기 게이트 구조물 양 측의 기판 표면 아래에는 제1 및 제2 불순물 영역이 구비된다. 그리고, 상기 제1 불순물 영역과 접하도록 패드 전극이 구비된다. 상기 반도체 소자의 제1 불순물 영역에는 패드 전극이 구비되어 있어, 콘택 플러그가 액티브 영역에 직접 접촉되지 않아도 되어 액티브 영역의 손상에 의한 불량이 감소된다.

Description

반도체 소자 및 이의 제조 방법{Semiconductor device and method for manufacturing the same}
본 발명은 반도체 소자 및 이의 제조 방법에 관한 것이다. 보다 상세하게는, 데이터 보유 특성이 양호한 반도체 소자, 이의 제조 방법, 디램 소자 및 이의 제조 방법에 관한 것이다.
반도체 소자가 고도로 집적화됨에 따라, 반도체 소자에 채용되는 MOS 트랜지스터의 게이트 길이가 매우 감소되고 있다. 때문에, 반도체 소자에는 상기 MOS 트랜지스터로써, 3차원 리세스 셀 어레이 트랜지스터가 사용되고 있는 추세이다.
상기와 같이, MOS 트랜지스터의 크기가 축소됨으로써, GIDL (Gate Induced Drain Leakage) 및 정션 누설 전류(Junction Leakage Current)가 매우 증가하고 있다. 이로인해, 반도체 소자에 저장된 전하들이 누설되어 데이터 보유 특성(Data Retention)이 나빠지고 있다.
상기 누설 전류는 반도체 소자의 제조 공정 중에 발생되는 데미지나 스트레스에 의해 발생된 트랩 사이트가 하나의 원인이 될 수 있다.
따라서, 반도체 소자의 제조 공정 중에 데미지가 발생되지 않도록 하는 것 과, 스트레스에 의해 트랩 사이트들이 발생되지 않도록 하기 위하여, 반도체 소자 제조 공정을 최적화시키는 것이 필요하다.
특히, 디램 소자의 경우에는 상기와 같이 MOS 트랜지스터에서 누설 전류가 발생되는 경우, 데이터 보유 시간이 매우 짧아지고, 리프레시 주기가 짧아지게 된다. 때문에, 고성능을 갖는 디램 소자를 제조하기 위하여 데미지 발생을 감소시키기 위한 구조 및 공정 개발이 요구된다.
본 발명의 목적은 누설 전류가 감소되는 반도체 소자를 제공하는데 있다.
본 발명의 다른 목적은 상기한 반도체 소자의 제조 방법을 제공하는데 있다.
본 발명의 다른 목적은 누설 전류가 감소되어 데이터 보유 특성이 우수한 디램 소자를 제공하는데 있다.
본 발명의 다른 목적은 상기한 디램 소자의 제조 방법을 제공하는데 있다.
상기한 목적을 달성하기 위한 본 발명의 일 실시예에 따른 반도체 소자는, 액티브 영역 및 소자 분리 영역이 구분된 반도체 기판 상에 게이트 구조물을 포함한다. 상기 게이트 구조물 양 측의 기판 표면 아래에는 제1 및 제2 불순물 영역이 구비된다. 상기 제1 불순물 영역과 접하도록 패드 전극이 구비된다.
본 발명의 일 실시예에서, 상기 패드 전극은 상기 제1 불순물이 형성된 액티브 영역 및 상기 액티브 영역과 이웃하는 소자 분리 영역까지 연장된 형상을 갖는 다.
본 발명의 일 실시예에서, 상기 패드 전극 상부면과 접하는 제1 콘택 플러그 및 상기 제2 불순물 영역의 기판과 접하는 제2 콘택 플러그가 더 구비된다.
본 발명의 일 실시예에서, 상기 패드 전극은 상기 반도체 기판과 동일한 반도체 물질로 이루어질 수 있다.
상기한 목적을 달성하기 위한 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법으로, 반도체 기판에 소자 분리 공정을 수행하여 액티브 영역 및 소자 분리 영역을 형성한다. 상기 반도체 기판 상에 게이트 구조물을 형성한다. 상기 게이트 구조물 양 측으로 불순물을 도핑시켜 제1 불순물 영역 및 제2 불순물 영역을 형성한다. 다음에, 상기 제1 불순물 영역과 접하도록, 상기 반도체 기판 상에 패드 전극을 형성한다.
본 발명의 일 실시예에서, 상기 패드 전극을 형성하는 방법으로, 상기 제1 불순물 영역이 형성된 액티브 영역과, 상기 액티브 영역과 인접하는 소자 분리 영역을 선택적으로 노출시키는 마스크 패턴을 형성한다. 다음에, 상기 노출된 반도체 기판을 시드로 하여 선택적 에피택셜 성장 공정을 수행함으로써 패드 전극을 형성한다.
본 발명의 일 실시예에서, 상기 패드 전극이 형성된 기판 상에 상기 게이트 구조물을 덮는 제1 층간 절연막을 형성한다. 상기 제1 층간 절연막을 식각하여 상기 패드 전극 상부면을 노출하는 콘택홀을 형성한다. 다음에, 상기 제1 콘택홀 내부에 도전 물질을 채워넣어 제1 콘택 플러그를 형성한다.
상기한 목적을 달성하기 위한 본 발명의 일 실시예에 따른 디램 소자는, 액티브 영역 및 소자 분리 영역이 구분된 반도체 기판 상에 게이트 구조물이 구비된다. 상기 게이트 구조물 양 측의 기판에는 제1 및 제2 불순물 영역이 구비된다. 상기 제1 불순물 영역을 포함하는 반도체 기판과 접촉하는 패드 전극이 구비된다. 상기 제2 불순물 영역과 전기적으로 연결되는 비트 라인 구조물이 구비된다. 상기 패드 전극과 접촉하는 콘택 플러그가 구비된다. 그리고, 상기 콘택 플러그와 전기적으로 연결되는 커패시터가 구비된다.
본 발명의 일 실시예에서, 상기 패드 전극은 상기 기판과 동일한 반도체 물질로 이루어질 수 있다.
본 발명의 일 실시예에서, 상기 패드 전극은 상기 제1 불순물 영역이 형성된 액티브 영역 및 상기 액티브 영역과 인접하는 소자 분리 영역까지 연장된 형상을 가질 수 있다.
본 발명의 일 실시예에서, 상기 콘택 플러그는 상기 소자 분리 영역 상에 위치하는 패드 전극 표면과 접촉된다.
본 발명의 일 실시예에서, 상기 비트 라인 구조물은 상기 제2 불순물 영역의 상부면과 접하는 비트 라인 콘택 및 상기 비트 라인 콘택 상부면과 접촉하는 비트 라인을 포함할 수 있다.
본 발명의 일 실시예에서, 상기 게이트 구조물의 양 측벽에는 스페이서가 구비될 수 있다.
본 발명의 일 실시예에서, 상기 콘택 플러그와 커패시터 사이에 제2 콘택 플 러그가 더 구비될 수 있다.
본 발명의 일 실시예에서, 상기 액티브 영역의 반도체 기판에는 리세스부가 생성되고, 상기 게이트 구조물은 상기 리세스부 내부를 채우면서 상기 반도체 기판 표면보다 돌출되는 형상을 가질 수 있다.
상기한 목적을 달성하기 위한 본 발명의 일 실시예에 따른 디램 소자의 제조 방법으로, 반도체 기판에 소자 분리 공정을 수행하여 액티브 영역 및 소자 분리 영역을 형성한다. 상기 반도체 기판 상에 게이트 구조물을 형성한다. 상기 게이트 구조물 양 측으로 불순물을 도핑시켜, 제1 및 제2 불순물 영역을 형성한다. 상기 제1 불순물 영역과 선택적으로 접촉되는 패드 전극을 형성한다. 상기 패드 전극과 접촉하는 콘택 플러그를 형성한다. 상기 제2 불순물 영역과 전기적으로 연결되는 비트 라인 구조물을 형성한다. 다음에, 상기 콘택 플러그와 전기적으로 연결되는 커패시터를 형성한다.
본 발명의 일 실시예에서, 상기 패드 전극을 형성하는 방법으로, 상기 제1 불순물 영역을 포함하는 액티브 영역 및 상기 액티브 영역과 인접하는 소자 분리 영역의 반도체 기판을 선택적으로 노출시키는 마스크 패턴을 형성한다. 다음에, 상기 노출된 반도체 기판을 시드로 하여 선택적 에피택셜 성장 공정을 수행함으로써 패드 전극을 형성한다.
상기 선택적 에피택셜 성장 공정에서, 상기 액티브 영역과 인접하는 소자 분리 영역까지 패드 전극이 형성되도록 측방으로 과도 성장시킬 수 있다.
본 발명의 일 실시예에서, 상기 콘택 플러그는 상기 소자 분리 영역과 접하 는 부위의 패드 전극 상에 형성될 수 있다.
본 발명의 일 실시예에서, 상기 게이트 구조물의 양 측벽에는 스페이서를 형성할 수 있다.
본 발명의 일 실시예에서, 상기 반도체 기판의 액티브 영역에 리세스부를 형성하는 단계를 더 포함하고, 상기 게이트 구조물은 상기 리세스부 내부에 형성되도록 할 수 있다.
설명한 것과 같이, 본 발명의 반도체 소자는 트랜지스터에 포함되는 하나의 불순물 영역 상부면에 패드 전극이 구비된다. 그러므로, 상기 불순물 영역과 연결되는 콘택 플러그는 액티브 영역의 기판이 아닌 패드 전극와 접촉한다. 또한, 상기 콘택 플러그는 소자 분리 영역 상에 위치하는 패드 전극과 접촉하게 된다. 때문에, 상기 콘택 플러그 형성 시에 액티브 영역의 기판 손상이 거의 발생되지 않는다. 따라서, 본 발명의 반도체 소자는 액티브 영역의 기판 손상에 따른 정션 누설 전류 발생이 감소된다.
또한, 상기 트랜지스터를 포함하는 본 발명의 디램 소자의 경우, 셀에서의 정션 누설 전류가 감소되어 데이터 보유 특성이 매우 우수하다.
이와같이, 본 발명에 의한 반도체 소자는 고집적화되면서 고성능을 갖는다. 또한, 상기 고성능을 갖는 반도체 소자를 간단한 공정을 통해 형성할 수 있다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하 고자 한다.
본 발명에서, 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용하였다. 첨부된 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하여 도시한 것이다.
본 발명에서, 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.
본 발명에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
본 발명에 있어서, 각 층(막), 영역, 전극, 패턴 또는 구조물들이 대상체, 기판, 각 층(막), 영역, 전극 또는 패턴들의 "상에", "상부에" 또는 "하부"에 형성되는 것으로 언급되는 경우에는 각 층(막), 영역, 전극, 패턴 또는 구조물들이 직접 기판, 각 층(막), 영역, 또는 패턴들 위에 형성되거나 아래에 위치하는 것을 의미하거나, 다른 층(막), 다른 영역, 다른 전극, 다른 패턴 또는 다른 구조물들이 대상체나 기판 상에 추가적으로 형성될 수 있다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 안된다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
실시예 1
도 1은 본 발명의 실시예 1에 따른 반도체 소자를 나타내는 단면도들이다.
도 1을 참조하면, 액티브 영역 및 소자 분리 영역(10a)이 구분된 반도체 기판(10)이 구비된다. 상기 반도체 기판(10)은 단결정 실리콘으로 이루어질 수 있다.
상기 액티브 영역 상에는 게이트 절연막(12), 게이트 전극(14) 및 하드 마스크 패턴(16)을 포함하는 게이트 구조물(18)이 구비된다. 상기 게이트 구조물(18) 양 측벽에는 스페이서(20)가 구비된다.
상기 게이트 구조물(18) 양 측의 액티브 영역의 기판(10)에는 소오스/드레인으로 제공되는 제1 및 제2 불순물 영역(22, 24)이 구비된다. 즉, 상기 게이트 구조물(18)의 제1 측벽에는 제1 불순물 영역(22)이 구비되고, 상기 게이트 구조물(18) 의 제2 측벽에는 제2 불순물 영역(24)이 구비된다.
상기 게이트 구조물(18)의 제1 측벽과 인접하는 반도체 기판(10) 표면 상에는 패드 전극(28)이 구비된다. 구체적으로, 상기 패드 전극(28)은 상기 제1 불순물 영역(22) 상부면과 접하면서, 상기 제1 불순물 영역이 형성된 액티브 영역과 이웃하는 소자 분리 영역(10a)까지 연장된다. 그러나, 상기 패드 전극(28)은 서로 고립된 단위 액티브 영역들이 상기 패드 전극(28)에 의해 전기적으로 연결되지 않도록 위치하여야 한다.
상기 패드 전극(28)은 상기 반도체 기판(10)과 동일한 반도체 물질로 이루어질 수 있다. 예를들어, 상기 패드 전극(28)은 상기 반도체 기판(10)을 시드로 하는 선택적 에피택셜 성장 공정을 통해 형성된 단결정 실리콘으로 이루어질 수 있다. 또한, 상기 패드 전극(28)을 이루는 단결정 실리콘은 상기 제1 및 제2 불순물 영역(22, 24)에 도핑된 불순물과 동일한 도전형의 불순물이 도핑되어 있을 수 있다. 이와는 달리, 상기 패드 전극(28)은 폴리실리콘과 같은 도전성을 갖는 물질로 이루어질 수도 있다.
상기 패드 전극(28)의 일부 측벽은 상기 게이트 구조물(18) 측벽에 형성되는 스페이서(20)와 접하게 된다. 그러므로, 상기 스페이서(20)에 의해, 상기 패드 전극(28)과 상기 게이트 구조물(18)은 전기적으로 절연된다.
여기서, 상기 패드 전극(28)과 접촉되는 상기 제1 불순물 영역(22)은 제2 불순물 영역(24)에 비해 정션 누설 전류에 의한 영향이 더 큰 영역인 것이 바람직하다. 즉, 상기 패드 전극(28)은 트랜지스터의 소오스/드레인 중에서 정션 누설 전류 에 의한 영향이 상대적으로 큰 하나의 불순물 영역과 선택적으로 접촉된다.
상기 패드 전극(28) 부위를 노출시키는 마스크 패턴(26)이 구비된다. 또한, 상기 마스크 패턴(26), 패드 전극(28) 및 게이트 구조물(18) 상에, 상기 게이트 구조물(18)을 덮는 층간 절연막(30)이 구비된다.
상기 층간 절연막(30)을 관통하여 상기 패드 전극(28) 상부면과 접하는 제1 콘택 플러그(34)가 구비된다. 상기 제1 콘택 플러그(34)는 상기 소자 분리 영역 상에 위치하는 패드 전극(28)의 표면과 접촉한다.
상기 층간 절연막(30)을 관통하여 상기 제2 불순물 영역(24)의 기판과 접하는 제2 콘택 플러그(36)를 포함한다.
본 실시예에 따른 반도체 소자는 제1 불순물 영역을 포함하는 액티브로부터 소자 분리 영역까지 연장되는 패드 전극이 구비된다. 또한, 소자 분리 영역 상에 위치하는 상기 패드 전극의 표면에 제1 콘택 플러그가 구비된다. 따라서, 상기 제1 콘택 플러그를 형성하는 공정에서 액티브 영역의 기판 표면의 손상이 억제된다. 특히, 정션 누설에 의한 영향이 상대적으로 큰 불순물 영역 아래의 기판에 패드 전극이 구비됨으로써, 상기 불순물 영역을 포함하는 반도체 기판의 표면 손상에 의한 누설 전류를 감소시킬 수 있다. 이로인해, 본 실시예의 반도체 소자는 우수한 동작 특성을 갖는다.
도 2 내지 도 5는 본 발명의 실시예 1에 따른 반도체 소자의 제조 방법을 나타내는 단면도들이다.
도 2를 참조하면, 반도체 기판(10)에 셸로우 트렌치 소자 분리 공정을 수행함으로써 액티브 영역 및 소자 분리 영역(10a)을 구분한다. 상기 액티브 영역은 고립된 형상을 갖도록 형성된다.
상기 액티브 영역의 기판(10)을 산화시켜 게이트 절연막(12)을 형성한다. 상기 게이트 절연막(12) 상에, 도전막 및 하드 마스크 패턴(16)을 형성하고, 상기 하드 마스크 패턴(16)을 식각 마스크로 이용하여 상기 도전막을 패터닝함으로써 게이트 전극(14)을 형성한다. 이하에서는, 게이트 절연막(12), 게이트 전극(14) 및 하드 마스크 패턴(16)의 적층 구조를 게이트 구조물(18)이라 하면서 설명한다.
상기 게이트 구조물(18) 및 반도체 기판 표면을 따라 스페이서용 절연막(도시안됨)을 형성한다. 상기 스페이서용 절연막을 이방성 식각 공정을 통해 제거함으로써 상기 게이트 구조물(18)의 측벽에 스페이서(20)를 형성한다.
이 후, 상기 게이트 구조물(18) 양 측의 반도체 기판 표면 아래로 불순물을 주입함으로써, 상기 게이트 구조물(18)의 제1 측에는 제1 불순물 영역(22)을 형성하고, 상기 게이트 구조물의 제2 측에는 제2 불순물 영역(24)을 형성한다.
도 3을 참조하면, 상기 게이트 구조물(18)의 제1 측벽과 인접한 반도체 기판(10)을 선택적으로 노출시키는 마스크 패턴(26)을 형성한다. 상기 마스크 패턴(26)은 패드 전극이 형성되어야 할 부위만을 선택적으로 노출하는 형상을 갖는다. 따라서, 상기 마스크 패턴(26)의 노출 부위는 상기 제1 불순물 영역(22)을 포함하는 액티브 영역 및 상기 액티브 영역과 인접하고 있는 소자 분리 영역(10a)의 반도체 기판이 되도록 한다.
상기 마스크 패턴(26)은 절연 물질을 사용하여 형성할 수 있다. 예를들어, 상기 마스크 패턴(26)은 실리콘 산화물을 증착시키고, 이를 패터닝함으로써 형성할 수 있다.
이 후, 상기 마스크 패턴(26)에 의해 노출되어 있는 반도체 기판(10) 표면을 시드로 하여 선택적 에피 성장 공정을 수행함으로써 패드 전극(28)을 형성한다. 상기 선택적 에피 성장 공정 시에 측벽 과도 성장이 이루어지도록 함으로써, 상기 액티브 영역의 반도체 기판(10)뿐 아니라 상기 액티브 영역과 인접하는 소자 분리 영역(10a)에도 상기 패드 전극(28)이 형성되도록 한다.
이와는 다른 실시예로, 상기 게이트 구조물(18)에 도전 물질을 증착한 후, 상기 제1 불순물 영역(22) 및 상기 제1 불순물 영역(22)과 인접하는 소자 분리 영역(10a) 상에만 도전 물질이 남도록 패터닝함으로써 패드 전극을 형성할 수도 있다. 그러나, 상기 도전 물질의 증착 및 패터닝을 수행하기 위한 공정들이 다소 복잡하고, 패터닝 시에 포토 미스얼라인이 발생되면 브릿지 불량이 생기게 된다.
도 4를 참조하면, 상기 게이트 구조물(18)을 덮는 층간 절연막(30)을 형성한다. 상기 층간 절연막(30)은 화학기상 증착 공정을 통해 실리콘 산화물을 증착시켜 형성할 수 있다.
상기 층간 절연막(30)의 일부 영역을 식각함으로써 상기 패드 전극(28)의 상부면을 노출하는 제1 콘택홀(32)을 형성한다. 이 때, 상기 제1 콘택홀(32)은 상기 소자 분리 영역 상에 위치하는 상기 패드 전극(28)의 상부면에 위치하도록 한다.
상기 제1 콘택홀(32)을 형성하기 위한 식각 공정은 건식 식각 공정이다. 상 기 건식 식각 공정은 식각 대상막에 고에너지의 플라즈마를 사용한 이온 충격(ion bobbardment)이 가해지는 공정이다. 그러므로, 상기 건식 식각 공정을 수행할 때 식각 대상막 및 상기 식각 대상막 바로 아래에 위치하는 막까지 식각에 의한 데미지가 발생하게 된다. 특히, 콘택 낫 오픈 불량을 방지하기 위하여, 식각 대상막이 모두 식각되더라도 하부에 위치하는 막이 더 식각되도록 하기 때문에, 상기 식각 대상막의 하부막에 데미지가 더욱 심하게 발생하게 된다. 그런데, 반도체 기판 표면을 노출시키는 콘택홀을 형성하는 공정을 수행하면, 상기 반도체 기판에 피팅과 같은 데미지가 발생되기 쉽다. 상기 데미지에 의해 원하지 않는 전하 트랩 사이트가 생성됨으로써 누설 전류가 발생하게 된다.
그러나, 본 실시예에 의하면, 상기 제1 콘택홀(32)을 형성할 때 반도체 기판(10) 표면을 노출시키는 것이 아니라, 상기 소자 분리 영역 상에 위치하는 패드 전극(28)의 상부면을 노출시킨다. 때문에, 상기 제1 콘택홀을 형성하기 위한 건식 식각 공정에서의 이온 충격에 의해 액티브 영역의 기판 표면이 거의 손상되지 않는다.
도 5를 참조하면, 상기 제1 콘택홀(32) 내부를 채우도록 제1 도전막(도시안됨)을 형성한다. 이 후, 상기 층간 절연막(30)의 상부면이 노출되도록 연마함으로써 제1 콘택 플러그(34)를 형성한다.
또한, 상기 층간 절연막(30)의 일부 영역을 식각함으로써 상기 제2 불순물 영역(24)이 형성된 반도체 기판(10) 표면을 노출시키는 제2 콘택홀을 형성한다. 상기 제2 콘택홀 내부를 채우도록 제2 도전막을 형성한다. 이 후, 상기 층간 절연 막(30)의 상부면이 노출되도록 연마함으로써 제2 콘택 플러그(36)를 형성한다.
실시예 2
도 6은 본 발명의 실시예 2에 따른 디램 셀을 나타내는 단면도이다. 도 7은 본 발명의 실시예 2에 따른 디램 셀의 평면도이다.
도 6은 도 7의 I-I' 방향으로 절단한 단면도이다.
도 6 및 도 7을 참조하면, 액티브 영역(103) 및 소자 분리 영역(102)이 구분된 반도체 기판(100)이 구비된다. 상기 반도체 기판(100)은 단결정 실리콘으로 이루어질 수 있다. 또한, 상기 소자 분리 영역(102)은 트렌치 소자 분리 공정을 통해 형성된 트렌치 소자 분리막 패턴 부위이다. 상기 액티브 영역은 고립된 형상을 가지면서 반복적으로 배치되어 있다.
상기 액티브 영역(103)에서 게이트 전극이 형성될 부위에는 리세스부(104)가 생성되어 있다. 하나의 고립된 액티브 영역에는 2개의 리세스부(104)가 구비되어 있다.
상기 리세스부(104)는 상기 액티브 영역(103)을 가로지르는 형상을 갖는다. 즉, 상기 리세스부(104)에서 트랜지스터의 채널 방향과 수직하는 양 측 가장자리에는 소자 분리 영역(102)이 구비된다. 또한, 상기 소자 분리 영역(102)과 접하지 않는 상기 리세스부(104)의 양 측에는 반도체 기판이 노출된다.
상기 리세스부(104) 내부에는 반도체 기판(100) 표면 상으로 돌출되는 게이트 구조물(114)이 구비된다. 상기 게이트 구조물(114)은 상기 리세스부 측벽에 구 비되는 게이트 절연막(108), 상기 게이트 절연막(108) 상에 구비되고 상기 리세스부를 완전히 채우는 게이트 전극(110) 및 상기 게이트 전극(110) 상에 구비되는 하드 마스크 패턴(112)을 포함한다. 상기 게이트 전극(110)은 폴리실리콘 패턴 및 금속 패턴의 적층 구조 또는 폴리실리콘 패턴 및 금속 실리사이드 패턴의 적층 구조를 가질 수 있다.
도 7에 도시된 것과 같이, 상기 게이트 구조물(114) 및 상기 액티브 영역(103)은 90°보다 작은 각도를 가지면서 형성될 수 있다. 즉, 상기 게이트 구조물(114) 및 액티브 영역(103)이 서로 수직하지 않도록 위치함으로써 반도체 소자를 더욱 집적화시킬 수 있다. 이와는 다른 실시예로, 상기 게이트 구조물(114) 및 상기 액티브 영역(103)이 수직하게 형성될 수도 있다.
상기 게이트 구조물(114)의 양 측벽에는 스페이서(116)가 구비된다. 상기 스페이서(116)는 절연 물질로 이루어진다. 상기 스페이서(116)로 사용될 수 있는 물질의 예로는 실리콘 질화물을 들 수 있다.
도시된 것과 같이, 상기 스페이서(116)의 저면은 상기 리세스부(104) 내부에 위치할 수 있다. 이 경우, 상기 게이트 전극(110)의 상부 선폭은 상기 리세스부(104)의 폭에 비해 작아지게 된다. 또한, 상기 반도체 기판(100) 표면 상에 스페이서(116)가 구비되지 않으므로, 콘택이 형성되는 액티브 영역의 면적이 증가된다.
이와는 다른 실시예로, 상기 스페이서(116)의 저면은 상기 반도체 기판(100) 표면 상에 구비될 수 있다. 이 경우에는, 상기 게이트 전극(110)의 선폭이 상대적으로 넓어지게 된다.
상기 게이트 구조물(110) 양 측의 반도체 기판(100)에는 소오스/드레인으로 제공되는 불순물 영역들이 구비된다. 상기 불순물 영역들 중 커패시터와 연결되는 불순물 영역을 제1 및 제3 불순물 영역(106a, 106c)이라 한다. 또한, 불순물 영역들 중 비트 라인과 연결되는 불순물을 제2 불순물 영역(106b)이라 한다. 여기서, 상기 제2 불순물 영역(106b)은 상기 단위 액티브 영역(103) 상에 위치하는 2개의 게이트 구조물(114)들 사이에 위치한다. 상기 제1 및 제3 불순물 영역(106a, 106c)은 상기 단위 액티브 영역의 가장자리로 향하는 부위에 위치한다.
상기 제1 불순물 영역(106a)과 접하면서 상기 제1 불순물 영역(106a)과 이웃하고 있는 소자 분리 영역(102) 상부면으로 연장되는 제1 패드 전극(120a)이 구비된다. 또한, 상기 제3 불순물 영역(106c)과 접하면서 상기 제3 불순물 영역(106c)과 이웃하고 있는 소자 분리 영역(102) 상부면으로 연장되는 제2 패드 전극(120b)이 구비된다. 한편, 상기 제2 불순물 영역(106b)에는 상기 패드 전극이 형성되어 있지 않다. 즉, 커패시터와 전기적으로 연결되는 제1 및 제3 불순물 영역(106a, 106c)에만 패드 전극이 구비되어 있다.
상기 제1 및 제2 패드 전극(120a, 120b)은 상기 반도체 기판(100)과 동일한 반도체 물질로 이루어질 수 있다. 예를들어, 상기 패드 전극들(120a, 120b)은 상기 반도체 기판(100)을 시드로 하는 선택적 에피택셜 성장 공정을 통해 형성된 단결정 실리콘으로 이루어질 수 있다.
상기 게이트 구조물(114)을 덮는 제1 층간 절연막(122)이 구비된다.
상기 제1 층간 절연막(122)을 관통하여 상기 제1 패드 전극(120a) 상부면과 접하는 제1 콘택 플러그(126a)가 구비된다. 상기 제1 콘택 플러그(126a)는 상기 소자 분리 영역(102) 상에 위치하는 제1 패드 전극(120a)의 표면과 접촉한다. 또한, 상기 제1 층간 절연막(122)을 관통하여 상기 제2 패드 전극(120a) 상부면과 접하는 제2 콘택 플러그(126b)가 구비된다. 상기 제2 콘택 플러그(126b)는 상기 소자 분리 영역(102) 상에 위치하는 제2 패드 전극(120b)의 표면과 접촉한다.
상기 제1 및 제2 콘택 플러그(126a, 126b)가 구비되는 제1 층간 절연막(122) 상에 제2 층간 절연막(128)이 구비된다. 상기 제2 및 제1 층간 절연막(128)을 관통하여 상기 제2 불순물 영역(106b)의 반도체 기판 상부면과 접촉하는 비트 라인 콘택(130)이 구비된다. 또한, 상기 제2 층간 절연막(128) 상에 상기 비트 라인 콘택(130)과 접촉하는 비트 라인(132)이 구비된다. 상기 비트 라인(132) 상에는 하드 마스크 패턴(133)이 구비된다.
상기 제2 층간 절연막(128) 상에는 상기 비트 라인(132)을 덮는 제3 층간 절연막(134)이 구비된다. 상기 제3 층간 절연막(134) 및 상기 제2 층간 절연막(128)을 관통하여 상기 제1 및 제2 콘택 플러그(126a, 126b)의 상부면과 접촉하는 제1 및 제2 스토리지 노드 콘택(136a, 136b)이 구비된다.
상기 제1 및 제2 스토리지 노드 콘택(136a, 136b) 상에는 각각 제1 및 제2 커패시터(138a, 138b)가 구비된다.
상기 디램 셀은 하나의 고립된 액티브 영역에 2개의 단위 셀들을 포함한다. 상기 디램 셀은 커패시터와 전기적으로 연결되는 콘택 플러그가 상기 기판 표면과 직접적으로 접하지 않는다. 때문에, 상기 콘택 플러그를 형성할 때 발생되는 기판 손상이 감소되고, 이로인해 디램 셀의 정션 누설 전류가 감소된다. 또한, 상기 누설 전류의 감소로 인해 데이터 보유 시간이 길어지게 되어 디램 셀의 리프레시 주기가 감소된다.
특히, 상기 커패시터는 전하를 저장하는 부분이므로, 상기 커패시터와 연결되는 부위의 반도체 기판이 손상되어 정션 누설 전류가 발생되면 데이터 보유 시간이 매우 짧아지게 된다. 반면, 상기 비트 라인은 신호를 입 출력하기 위한 것이므로, 상기 비트 라인과 연결되는 부위의 반도체 기판의 손상은 상대적으로 디램 셀의 동작에 끼치는 영향이 작다. 그러므로, 본 실시예에서와 같이, 상기 비트 라인 콘택이 제2 불순물 영역에 해당하는 반도체 기판과 직접 접촉하더라도 저장된 전하의 누설이 거의 발생되지 않는다. 또한, 상기 제2 불순물 영역 상에는 패드 전극이 구비되지 않음으로써 디램 셀을 더욱 고집적화시킬 수 있다.
따라서, 본 실시예에 따른 디램 셀은 우수한 리프레시 특성을 가지면서 고도로 집적된다.
도 8a 내지 도 12a는 도 6에 도시된 디램 셀의 형성 방법을 나타내는 단면도들 및 평면도들이다.
도 8a 내지 도 12a에서 각 a도들은 도 7의 I-I'방향으로 절단한 단면도들이다. 도 8a 내지 도 12a에서 각 b도들은 디램 셀의 평면도들이다. 도 8a 내지 도 12a에서 각 c도들은 도 7의 II-II'방향으로 절단한 단면도들이다.
도 8a 내지 도 8c를 참조하면, 반도체 기판(100)에 셸로우 트렌치 소자 분리 공정을 수행함으로써 액티브 영역 및 소자 분리 영역(102)을 구분한다. 상기 액티브 영역(103)은 고립된 패턴 형상을 가지면서 규칙적인 배열을 갖도록 형성된다.
상기 액티브 영역(103)을 형성한 이 후에, 소오스 및 드레인을 형성하기 위한 불순물 도핑 공정을 수행하여 예비 불순물 영역(도시안됨)을 형성한다. 또한, 트랜지스터의 문턱 전압을 조절하기 위한 채널 도핑 공정도 수행될 수 있다.
상기 액티브 영역(103)의 반도체 기판(100) 일부를 식각하여 리세스부(104)를 형성한다. 상기 고립된 액티브 영역에는 2개의 리세스부(104)가 형성된다. 상기와 같이 리세스부(104)를 형성하면, 상기 리세스부(104)에 의해 상기 예비 불순물 영역이 제1 내지 제3 불순물 영역(106a, 106b, 106c)으로 나누어지게 된다. 여기서, 상기 제1 및 제3 불순물 영역(106a, 106c)은 커패시터와 연결되기 위한 영역이고, 상기 제2 불순물 영역(106b)은 비트 라인과 연결되기 위한 영역이다.
보다 구체적으로, 상기 액티브 영역(103) 및 소자 분리 영역(102)이 구분된 반도체 기판(100) 상에, 게이트 구조물이 형성될 부위를 선택적으로 노출하는 하드 마스크 패턴(도시안됨)을 형성한다. 이 후, 상기 하드 마스크 패턴을 식각 마스크로 사용하여 상기 반도체 기판을 식각함으로써 리세스부(104)를 형성한다. 상기 리세스부(104)는 상기 액티브 영역의 기판을 가로지르는 형상을 갖는다. 상기 리세스부(104)는 상기 액티브 영역의 연장 방향과 90°이하의 소정의 각도를 갖도록 형성될 수 있다. 이와는 달리, 상기 리세스부(104)는 상기 액티브 영역의 연장 방향과 수직하게 형성될 수 있다.
상기 리세스부(104) 내부에 게이트 구조물(114)을 형성한다.
구체적으로, 상기 리세스부(104) 측벽을 산화시켜 게이트 절연막(108)을 형성한다. 상기 게이트 절연막(108) 상에, 상기 리세스부(104)를 매립하는 도전막 및 하드 마스크 패턴(112)을 형성하고, 상기 하드 마스크 패턴(112)을 식각 마스크로 이용하여 상기 도전막을 패터닝한다. 이로써, 게이트 절연막(108), 게이트 전극(110) 및 하드 마스크 패턴(112)이 적층된 구조의 게이트 구조물(114)이 형성된다. 상기 도전막은 폴리실리콘 및 금속 실리사이드를 적층시켜 형성할 수 있다. 이와는 달리, 상기 도전막은 폴리실리콘 및 금속을 적층시켜 형성할 수 있다. 또는, 상기 도전막은 폴리실리콘만을 적층시켜 형성할 수 있다.
본 실시예에서는 상기 하드 마스크 패턴(112)의 선폭을 상기 리세스부(104)의 폭보다 작게 함으로써 상기 게이트 구조물(114)과 상기 리세스부 (104)측벽 사이에 갭이 생성되도록 한다.
이와는 달리, 본 발명의 다른 실시예로, 상기 하드 마스크 패턴(112) 선폭을 상기 리세스부(104)의 폭과 동일하거나 더 크게 함으로써, 상기 게이트 구조물이 상기 리세스부(104)를 완전하게 채우도록 할 수 있다. 이 경우, 상기 게이트 구조물(114)과 상기 리세스부(104) 측벽 사이에는 갭이 생성되지 않는다.
도 9a 내지 도 9c를 참조하면, 상기 게이트 구조물(114)들 사이의 액티브 영역(103)을 덮는 마스크 패턴(118)을 형성한다. 즉, 상기 마스크 패턴(118)은 상기 게이트 구조물(114)들 측방에 위치하는 상기 액티브 영역(103)의 가장자리 부위 및 상기 액티브 영역(103)과 접하고 있는 소자 분리 영역(102)을 선택적으로 노출하는 형상을 갖는다. 상기 마스크 패턴(118)은 절연 물질로 이루어질 수 있다. 예를들 어, 상기 마스크 패턴은 실리콘 산화물로 이루어질 수 있다.
이 후, 상기 마스크 패턴(118)에 의해 노출되어 있는 반도체 기판 표면을 시드로 하여 선택적 에피택셜 성장 공정을 수행함으로써 제1 및 제2 패드 전극(120a, 120b)을 각각 형성한다. 일 예로, 상기 제1 및 제2 패드 전극(120a, 120b)은 단결정 실리콘으로 형성될 수 있다. 상기 선택적 에피택셜 성장 공정 시에 측벽으로 상기 단결정 실리콘이 과도 성장되도록 함으로써, 상기 액티브 영역(103)의 반도체 기판(100) 뿐 아니라 상기 액티브 영역(103)과 인접하는 소자 분리 영역(102)에도 상기 제1 및 제2 패드 전극(120a, 120b)이 형성되도록 한다. 즉, 상기 제1 및 제2 패드 전극(120a, 120b)은 디램 셀에서 커패시터와 전기적으로 연결되는 부위의 액티브 영역(103)과 접촉하도록 형성된다.
도 10a 내지 도 10c를 참조하면, 상기 게이트 구조물(114)을 덮는 제1 층간 절연막(122)을 형성한다. 상기 제1 층간 절연막(122)의 일부 영역을 식각함으로써 상기 제1 및 제2 패드 전극(120a, 120b)의 상부면을 각각 노출하는 콘택홀들(124)을 형성한다. 이 때, 상기 콘택홀들(124)은 상기 소자 분리 영역(102) 상에 위치하는 상기 제1 및 제2 패드 전극(120a, 120b)의 상부면에 각각 위치하도록 한다.
상기 콘택홀들(124)의 저면에는 상기 기판 표면이 노출되지 않는다. 즉, 상기 콘택홀들(124)을 형성할 때 소자 분리 영역(102) 상에 위치하는 제1 및 제2 패드 전극(120a, 120b) 상부면을 노출시키므로, 상기 식각 공정 시에 상기 액티브 영역(103)의 기판 손상을 감소시킬 수 있다. 또한, 상기 반도체 기판 표면을 노출시켜 콘택홀들(124)을 형성하는 기존의 방법에 비해 상기 제1 층간 절연막(122)을 식 각하는 시간도 감소된다. 이와같이, 상기 제1 층간 절연막(122)의 식각 시간이 단축됨으로써 상기 식각 공정에 의한 반도체 기판(100)의 손상도 더욱 감소된다.
도 11a 및 도 11b를 참조하면, 상기 콘택홀들(124) 내부를 채우도록 제1 도전막을 형성한다. 이 후, 상기 제1 층간 절연막(122)의 상부면이 노출되도록 연마함으로써 상기 제1 및 제2 패드 전극(120a, 120b)과 각각 접촉하는 제1 및 제2 콘택 플러그(126a, 126b)를 형성한다.
상기 제1 층간 절연막(122) 상에 제2 층간 절연막(128)을 형성한다. 상기 제2 층간 절연막(128) 및 제1 층간 절연막(122)의 일부 영역을 순차적으로 식각함으로써 상기 게이트 구조물(114)들 사이에 위치하는 제2 불순물 영역(106b)을 노출시키는 비트 라인 콘택홀을 형성한다. 상기 비트 라인 콘택홀은 상기 도 10a에 도시된 콘택홀들(124)과는 달리 반도체 기판(100) 표면을 노출시킨다.
상기 비트 라인 콘택홀 내부를 채우도록 제2 도전막(도시안됨)을 형성한다. 상기 제2 도전막 상에는 하드 마스크 패턴(도시안됨)을 형성한다. 상기 하드 마스크 패턴은 상기 비트 라인 콘택홀들과 대향하면서 상기 게이트 구조물(114)의 연장 방향과 수직한 방향으로 연장되는 라인 형상을 갖는다.
상기 하드 마스크 패턴을 식각 마스크로 사용하여 상기 제2 도전막을 식각함으로써, 일체형의 비트 라인 콘택(130) 및 비트 라인(132)을 형성한다.
도 12a를 참조하면, 상기 비트 라인(132)을 덮도록 제3 층간 절연막(134)을 형성한다. 상기 제3 층간 절연막(134) 및 제2 층간 절연막(128)의 일부분을 식각함으로써, 상기 제1 및 제2 콘택 플러그(126a, 126b)의 상부면과 접촉하는 제1 및 제 2 스토리지 노드 콘택홀을 형성한다. 이 후, 상기 제1 및 제2 스토리지 노드 콘택홀 내부에 도전 물질을 채워넣음으로써 제1 및 제2 스토리지 노드 콘택(136a, 136b)을 형성한다.
상기 제1 및 제2 스토리지 노드 콘택(136a, 136b) 상에 각각 디램 소자의 커패시터들(138a, 138b)을 형성한다. 상기 커패시터들(138a, 138b)은 실린더 형상 또는 스택 형상을 가질 수 있다.
상기 설명한 방법에 의하면, 콘택홀 형성 시에 기판 손상을 최소화함으로써 정션 누설 전류가 감소되는 디램 소자를 형성할 수 있다.
도 13은 본 발명의 다른 실시예를 도시한 것이다.
도시된 것과 같이, 본 실시예는 메모리 콘트롤러(520)와 연결된 메모리(510)를 포함한다. 상기 메모리(510)는 상기에서 설명한 것과 같은 기계적 스위치를 포함하는 셀을 갖는 디램 소자일 수 있다. 즉, 상기 메모리(510)는 본 발명의 각 실시예들에 따른 구조를 갖는 디램 소자이면 가능하다. 상기 메모리 콘트롤러(520)는 상기 메모리의 동작을 콘트롤하기 위한 입력 신호를 제공한다. 예를들어, 상기 메모리 콘트롤러(520)는 디램 소자의 입력 신호인 커맨드(CMD)신호, 어드레스(ADD) 신호 및 I/O신호 등을 제공한다. 상기 메모리 콘트롤러는 입력된 신호를 기초로 상기 디램 소자에 데이터를 콘트롤할 수 있다.
도 14는 또 다른 실시예를 도시한 것이다.
본 실시예는 호스트 시스템(700)에 연결된 메모리(510)를 포함한다. 상기 메모리(510)는 본 발명의 각 실시예들에 따른 구조를 갖는 디램 소자이면 가능하다. 상기 호스트 시스템(700)은 퍼스널 컴퓨터, 카메라, 모바일 기기, 게임기, 통신기기 등과 같은 전자제품을 포함한다. 상기 호스트 시스템(700)은 메모리(510)를 조절하고 작동시키기 위한 입력 신호를 인가하고, 상기 메모리(510)는 데이터 저장 매체로 사용된다.
도 15는 또 다른 실시예를 도시한 것이다. 본 실시예는 휴대용 장치(600)를 나타낸다. 휴대용 장치(600)는 MP3 플레이어, 비디오 플레이어, 비디오와 오디어 플레이어의 복합기 등일 수 있다. 도시된 것과 같이, 휴대용 장치(600)는 메모리(510) 및 메모리 콘트롤러(520)를 포함한다. 상기 메모리(510)는 본 발명의 각 실시예들에 따른 구조를 갖는 디램 소자이면 가능하다. 상기 휴대용 장치(600)는 또한 인코더/디코더(610), 표시 부재(620) 및 인터페이스(630)를 포함할 수 있다. 데이터(오디오, 비디오 등)는 인코더/디코더(610)에 의해 상기 메모리 콘트롤러(520)를 경유하여 상기 메모리(510)로부터 입 출력된다.
도 16은 본 발명의 또 다른 실시예를 도시한 것이다. 도시된 것과 같이, 상기 메모리(510)는 컴퓨터 시스템(800) 내에 있는 CPU(central processing unit, 810)과 연결되어 있다. 예를들어, 상기 컴퓨터 시스템(800)은 퍼스널 컴퓨터, 퍼스널 데이터 어시스턴트 등일 수 있다. 상기 메모리(510)는 상기 CPU에 바로 연결되 거나 또는 버스(BUS) 등을 통해 연결될 수 있다. 상기 메모리(510)는 본 발명의 각 실시예들에 따른 구조를 갖는 디램 소자이면 가능하다. 도 31에서는 각 요소들이 충분하게 도시되어 있지는 않지만, 상기 각 요소들은 상기 컴퓨터 시스템(800) 내에 포함될 수 있다.
상기 설명한 것과 같이, 본 발명에 따른 트랜지스터는 반도체 소자에 다양하게 적용될 수 있다. 특히, 본 발명의 트랜지스터는 고집적화되면서 리플레시 특성이 우수한 디램 셀의 선택 트랜지스터로 사용되기에 적합하다.
도 1은 본 발명의 실시예 1에 따른 반도체 소자를 나타내는 단면도들이다.
도 2 내지 도 5는 본 발명의 실시예 1에 따른 반도체 소자의 제조 방법을 나타내는 단면도들이다.
도 6은 본 발명의 실시예 2에 따른 디램 셀을 나타내는 단면도이다.
도 7은 본 발명의 실시예 2에 따른 디램 셀의 평면도이다.
도 8a 내지 도 12a는 도 6에 도시된 디램 셀의 형성 방법을 나타내는 단면도들 및 평면도들이다.
도 13은 본 발명의 다른 실시예를 도시한 것이다.
도 14는 본 발명의 다른 실시예를 도시한 것이다.
도 15는 본 발명의 다른 실시예를 도시한 것이다.
도 16은 본 발명의 다른 실시예를 도시한 것이다.

Claims (21)

  1. 액티브 영역 및 소자 분리 영역이 구분된 반도체 기판;
    상기 반도체 기판 상에 구비되는 게이트 구조물;
    상기 게이트 구조물 양 측의 기판 표면 아래에 구비되는 제1 및 제2 불순물 영역; 및
    상기 제1 불순물 영역과 접하도록 구비되는 패드 전극을 포함하는 것을 특징으로 하는 반도체 소자.
  2. 제1항에 있어서, 상기 패드 전극은 상기 제1 불순물이 형성된 액티브 영역 및 상기 액티브 영역과 이웃하는 소자 분리 영역까지 연장된 형상을 갖는 것을 특징으로 하는 반도체 소자.
  3. 제1항에 있어서, 상기 패드 전극 상부면과 접하는 제1 콘택 플러그 및 상기 제2 불순물 영역의 기판과 접하는 제2 콘택 플러그를 포함하는 것을 특징으로 하는 반도체 소자.
  4. 제1항에 있어서, 상기 패드 전극은 상기 반도체 기판과 동일한 반도체 물질로 이루어진 것을 특징으로 하는 반도체 소자.
  5. 반도체 기판에 소자 분리 공정을 수행하여 액티브 영역 및 소자 분리 영역을 형성하는 단계;
    상기 반도체 기판 상에 게이트 구조물을 형성하는 단계;
    상기 게이트 구조물 양 측으로 불순물을 도핑시켜 제1 불순물 영역 및 제2 불순물 영역을 형성하는 단계; 및
    상기 제1 불순물 영역과 접하도록, 상기 반도체 기판 상에 패드 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  6. 제5항에 있어서, 상기 패드 전극을 형성하는 단계는,
    상기 제1 불순물 영역이 형성된 액티브 영역과, 상기 액티브 영역과인접하는 소자 분리 영역을 선택적으로 노출시키는 마스크 패턴을 형성하는 단계; 및
    상기 노출된 반도체 기판을 시드로 하여 선택적 에피 성장 공정을 수행함으로써 패드 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  7. 제5항에 있어서,
    상기 게이트 구조물을 덮는 제1 층간 절연막을 형성하는 단계;
    상기 제1 층간 절연막을 식각하여 상기 패드 전극 상부면을 노출하는 콘택홀을 형성하는 단계; 및
    상기 제1 콘택홀 내부에 도전 물질을 채워넣어 제1 콘택 플러그를 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  8. 액티브 영역 및 소자 분리 영역이 구분된 반도체 기판;
    상기 반도체 기판 상에 구비되는 게이트 구조물;
    상기 게이트 구조물 양 측의 기판에 형성된 제1 및 제2 불순물 영역;
    상기 제1 불순물 영역을 포함하는 반도체 기판과 접촉하는 패드 전극;
    상기 제2 불순물 영역과 전기적으로 연결되는 비트 라인 구조물;
    상기 패드 전극과 접촉하는 콘택 플러그; 및
    상기 콘택 플러그와 전기적으로 연결되는 커패시터를 포함하는 것을 특징으로 하는 디램 소자.
  9. 제8항에 있어서, 상기 패드 전극은 상기 기판과 동일한 반도체 물질로 이루어진 것을 특징으로 하는 디램 소자.
  10. 제8항에 있어서, 상기 패드 전극은 상기 제1 불순물 영역이 형성된 액티브 영역 및 상기 액티브 영역과 인접하는 소자 분리 영역까지 연장된 형상을 갖는 것을 특징으로 하는 디램 소자.
  11. 제8항에 있어서, 상기 콘택 플러그는 상기 소자 분리 영역 상에 위치하는 패드 전극 표면과 접촉하는 것을 특징으로 하는 디램 소자.
  12. 제8항에 있어서, 상기 비트 라인 구조물은 상기 제2 불순물 영역의 상부면과 접하는 비트 라인 콘택 및 상기 비트 라인 콘택 상부면과 접촉하는 비트 라인을 포함하는 것을 특징으로 하는 디램 소자.
  13. 제8항에 있어서, 상기 게이트 구조물의 양 측벽에는 스페이서가 더 구비되는 것을 특징으로 하는 디램 소자.
  14. 제8항에 있어서, 상기 콘택 플러그와 커패시터 사이에 제2 콘택 플러그가 더 구비되는 것을 특징으로 하는 디램 소자.
  15. 제8항에 있어서, 상기 액티브 영역의 반도체 기판에는 리세스부가 생성되고, 상기 게이트 구조물은 상기 리세스부 내부를 채우면서 상기 반도체 기판 표면보다 돌출되는 형상을 갖는 것을 특징으로 하는 디램 소자.
  16. 반도체 기판에 소자 분리 공정을 수행하여 액티브 영역 및 소자 분리 영역을 형성하는 단계;
    상기 반도체 기판 상에 게이트 구조물을 형성하는 단계;
    상기 게이트 구조물 양 측의 기판에 불순물을 도핑시켜, 제1 및 제2 불순물 영역을 형성하는 단계;
    상기 제1 불순물 영역과 선택적으로 접촉되는 패드 전극을 형성하는 단계;
    상기 패드 전극과 접촉하는 콘택 플러그를 형성하는 단계;
    상기 제2 불순물 영역과 전기적으로 연결되는 비트 라인 구조물을 형성하는 단계; 및
    상기 콘택 플러그와 전기적으로 연결되는 커패시터를 형성하는 단계를 포함하는 것을 특징으로 하는 디램 소자의 제조 방법.
  17. 제16항에 있어서, 상기 패드 전극을 형성하는 단계는,
    상기 제1 불순물 영역을 포함하는 액티브 영역 및 상기 액티브 영역과 인접하는 소자 분리 영역의 반도체 기판을 선택적으로 노출시키는 마스크 패턴을 형성하는 단계; 및
    상기 노출된 반도체 기판을 시드로 하여 선택적 에피택셜 성장 공정을 수행함으로써 패드 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 디램 소자의 제조 방법.
  18. 제17항에 있어서, 상기 선택적 에피택셜 성장 공정에서, 상기 액티브 영역과 인접하는 소자 분리 영역까지 패드 전극이 형성되도록 측방으로 과도 성장시키는 것을 특징으로 하는 디램 소자의 제조 방법.
  19. 제16항에 있어서, 상기 콘택 플러그는 상기 소자 분리 영역과 접하는 부위의 패드 전극 상에 형성되는 것을 특징으로 하는 디램 소자의 제조 방법.
  20. 제16항에 있어서, 상기 게이트 구조물의 양 측벽에는 스페이서를 형성하는 단계를 더 포함하는 것을 특징으로 하는 디램 소자의 제조 방법.
  21. 제16항에 있어서, 상기 반도체 기판의 액티브 영역에 리세스부를 형성하는 단계를 더 포함하고, 상기 게이트 구조물은 상기 리세스부 내부에 형성되는 것을 특징으로 하는 디램 소자의 제조 방법.
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