KR100204417B1 - 반도체 소자 분리방법 - Google Patents

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Abstract

본 발명은 반도체 소자 분리방법에 관한 것으로, 영역 분리가 요구되는 실리콘 기판상에 소정 깊이의 트렌치를 형성하여 소자 분리 영역을 구축하는 단계; 상기 소자 분리 영역을 포함하는 실리콘 기판의 전체면에 일정 두께의 제1테오스 산화막을 형성하는 단계; 상기 제1테오스 산화막을 비등방성 사진식각법으로 식각하여 소자 분리 영역의 양측벽에 소정의 산화막스페이서를 형성한 후 실리콘 기판상에 도포된 감광막 패턴을 이온 저지층으로 채널 스톱용 이온을 소자 분리 영역의 바닥면에 주입하여 제1채널 스톱 영역을 형성하는 단계; 이온 저지층으로 사용된 감광막 패턴을 제거한 다음 감광막이 제거된 실리콘 기판의 전체면에 제2테오스 산화막을 형성하는 단계; 상기 제2테오스 산화막 및 제1테오스 산화막을 실리콘 기판과 동일 평면으로 연마하여 필드 산화막을 형성한 다음 이 필드 산화막과 실리콘 기판의 일정 부위를 포함하지 않는 소정의 감광막 패턴을 형성하고, 이 감광막 패턴을 이온 저지층으로 실리콘 기판상의 소자 분리 영역의 양측에 채널 스톱용 이온을 주입하여 제2채널 스톱 영역을 형성하는 단계; 및 상기 감광막 패턴을 제거하는 단계로 구성한 것이다. 이와 같은 본 발명에 의한 반도체 소자 분리방법은 질화막을 사용하지 않는 트렌치 형태의 필드 산화막을 형성하여 소자를 분리하는 방법으로써, 질화막을 사용하지 않음으로 인한 파티클의 오염을 줄일 수 있고, 또한 활성 영역을 충분히 확보할 수 있으므로 반도체 소자의 집적도 및 전기적 특성을 개선시킬 수 있다.

Description

반도체 소자 분리방법
제1도 및 제2도는 종래 반도체 소자 분리방법을 설명하기 위한 도면으로써,
제1도는 종래 열산화공정에 의한 필드 산화막 형성후의 단면도.
제2도는 종래 트렌치 형태의 필드 산화막 형성후의 단면도.
제3도의 (a)(b)(c)(d)(e)는 본 발명의 반도체 소자 분리방법에 대한 공정도.
* 도면의 주요부분에 대한 부호의 설명
11 : 실리콘 기판 12 : 트렌치
13 : 제1테오스 산화막 13' : 산화막 스페이서
14 : 제1감광막 패턴 15 : 제1채널 스톱 영역
16 : 제2테오스 산화막 17 : 필드 산화막
18 : 제2감광막 패턴 19 : 제2채널 스톱 영역
본 발명은 반도체 소자 분리방법에 관한 것으로, 특히 넓은 활성 영역을 확보하면서도 실리콘 기판과의 단차를 완화시킬 수 있는 반도체 소자 분리방법에 관한 것이다.
일반적으로, 반도체 회로의 제조에 있어서, 소자간의 전기적 분리는 중요한 관심 대상중의 하나이며, 집적 회로의 집적도를 높이려는 측면에서 매우 중요한 문제로 떠오르고 있다.
이와 같은 반도체 소자의 분리방법에는 접합 분리방법, 산화 분리방법 및 트렌치 분리방법 등이 알려져 있으나, 이 중에서 공정의 편의와 우수한 격리 특성 및 실리콘 기판과의 산화 마스크로 질화막을 이용할 수 있는 산화 분리방법, 특히 소자 사이에 두껍고 일렬로 늘어선 산화물층을 제공하는 로코스(LOCOS) 공정이 주로 사용되고 있다.
첨부한 제1도는 종래 산화 분리방법에 의한 필드 산화막을 형성한 후의 단면도을 나타낸 것으로, 이를 참고로 종래 기술을 개략적으로 살펴보면 다음과 같다.
도시한 바와 같은 구조의 소자 분리방법은 실리콘 기판(1)에 패드 산화막(2)과 질화막(3)을 형성한 다음, 상기 질화막(3), 패드 산화막(3)을 선택적으로 식각하여 소자 분리 영역의 실리콘 기판(1)을 노출시킨 후, 열산화 공정을 통하여 필드 산화막(4)을 형성하는 방법이다.
그러나, 상기한 바와 같은 종래의 소자 분리구조는 도면에서 명백한 바와 같이, 질화막(3)의 하부로 필드 산화막(4)이 침투하면서 새부리 형상의 버즈 빅이 유발됨으로써 활성 영역이 감소되는 단점을 내포하고 있는 방법으로써, 저밀도 집적 회로의 소자 제조에는 유용하게 사용되나, 고밀도 집적 회로의 소자 제조에는 사용할 수 없다는 문제가 있었다.
제2도는 제1도에 도시한 열산화막에 의한 문제점을 해결하기 위하여 개발된 트렌치 형태의 필드 산화막을 이용하는 소자 분리구조를 보인 단면도로소, 도면에서 참조 부호 1은 실리콘 기판, 4 및 4'는 필드 산화막, L은 트렌치 영역의 폭, H는 트렌치 영역의 깊이를 나타낸다.
도시된 바와 같이, 이러한 소자 분리구조는 실리콘 기판(1)에 소정의 트렌치를 형성한 후 이 트렌치를 필드 산화막(4)(4')을 형성하여서 된 것으로, 제1도에 도시한 필드 산화막에 비하여 활성 영역이 감소되는 문제를 어느 정도 개선할 수 있으나, 트렌치 영역의 폭에 대한 깊이의 비(L/H)인 종횡비(aspect ratio)에 따라 매립 상태가 결정되며, 종횡비가 다른 트렌치가 동일한 기판내에 형성될 경우 필드 산화막의 폭과 깊이가 달라짐으로써 집적도 및 전기적 특성을 저하시키는 문제로 작용하는 단점이 있었다.
본 발명은 상기와 같은 문제를 해소하기 위하여 안출한 것으로, 열공정으로 인한 활성 영역의 침투를 방지하면서, 종횡비가 서로 다른 트렌치 영역이 형성된 실리콘 기판에 일정 폭의 필드 산화막을 형성할 수 있어, 넓은 활성 영역을 확보함과 동시에 실리콘 기판과의 단차를 완화시킬 수 있는 반도체 소자 분리방법을 제공하는데 그 목적이 있다.
상기와 같은 본 발명의 목적은, 영역 분리가 요구되는 실리콘 기판상에 소정 깊이의 트렌치를 형성하여 소자 분리 영역을 구축하는 단계; 상기 소자 분리 영역을 포함하는 실리콘 기판의 전체면에 일정 두께의 제1테오스 산화막을 형성하는 단계; 상기 제1테오스 산화막을 비등방성 사진식각법으로 식각하여 소자 분리 영역의 양측벽에 소정의 산화막 스페이서를 형성한 후 실리콘 기판상에 도포된 감광막 패턴을 이온 저지층으로 채널 스톱용 이온을 소자 분리 영역의 바닥면에 주입하여 제1채널 스톱 영역을 형성하는 단계; 이온 저지층으로 사용된 감광막 패턴을 제거한 다음 감광막이 제거된 실리콘 기판의 전체면에 제2테오스 산화막을 형성하는 단계; 상기 제2테오스 산화막 및 제1테오스 산화막을 실리콘 기판과 동일 평면으로 연마하여 필드 산화막을 형성한 다음 이 필드 산화막과 실리콘 기판의 일정부위를 포함하지 않는 소정의 감광막 패턴을 형성하고, 이 감광막 패턴을 이온 저지층으로 실리콘 기판상의 소자 분리 영역의 양측에 채널 스톱용 이온을 주입하여 제2채널 스톱 영역을 형성하는 단계; 및 상기 감광막 패턴을 제거하는 단계로 구성함을 특징으로 하는 반도체 소자 분리방법을 제공함으로써 달성된다.
이와 같은 본 발명에 의한 반도체 소자 분리방법은 질화막을 사용하지 않는 트렌치 형태의 필드 산화막을 형성하여 소자를 분리하는 방법으로써, 질화막을 사용하지 않음으로 인한 파티클의 오염을 줄일 수 있고, 또한 활성 영역을 충분히 확보할 수 있으므로 반도체 소자의 집적도 및 전기적 특성을 개선시킬 수 있다.
이하, 상기한 바와 같은 본 발명의 바람직한 실시예를 첨부도면에 의거하여 보다 상세히 설명한다.
첨부한 제3도의 (a)(b)(c)(d)(f)는 본 발명의 반도체 소자 분리방법에 대한 공정도를 나타낸 것이다.
도면에서 참조 부호 11은 실리콘 기판, 12는 트렌치, 13은 제1테오스 산화막, 13'는 산화막 스페이서, 14는 제1감광막 패턴, 15는 제1체널 스톱 영역, 16은 제2테오스 산화막, 17은 필드 산화막, 18은 제2감광막 패턴, 19는 제2채녈 스톱 영역이다.
도시된 바와 같이, 본 발명에 의한 반도체 소자 분리방법은 영역 분리가 요구되는 실리콘 기판(11)상에 소정 깊이의 트렌치(12)를 형성하여 소자 분리 영역을 구축하는 단계와, 상기 소자 분리 영역을 포함하는 실리콘 기판(11)의 전체면에 일정 두께의 제1테오스 산화막(13)을 형성하는 단계와, 상기 제1테오스 산화막(13)을 비등방성 사진식각법으로 식각하여 소자 분리 영역의 양측벽에 소정의 산화막 스페이서(13')를 형성한 후 실리콘 기판(11)상에 도포된 감광막 패턴, 예컨대 제1감광막 패턴(14)을 이온 저지층으로 채널 스톱용 이온을 소자 분리 영역의 바닥면에 주입하여 제1채널 스톱영역(15)을 형성하는 단계와, 상기 단계에서 이온 저지층으로 사용된 감광막 패턴(14)을 제거한 다음 감광막이 제거된 실리콘 기판(11)의 전체면에 제2테오스 산화막(16)을 형성하는 단계와, 상기 제2테오스 산화막(16) 및 제1테오스 산화막(13)을 실리콘 기판(11)과 동일 평면으로 연마하여 필드 산화막(17)을 형성한 다음 이 필드 산화막(17)과 실리콘 기판(11)의 일정 부위를 포함하지 않는 소정의 감광막 패턴, 예컨대 제2감광막 패턴(18)을 형성하고 이 감광막 패턴(18)을 이온 저지층으로 실리콘 기판(11)상의 소자 분리 영역의 양측에 채널 스톱용 이온을 주입하여 제2채널 스톱 영역(19)을 형성하는 단계와, 상기 감광막 패턴(18)을 제거하는 단계로 이루어진다.
여기서, 상기 트렌치(12)를 형성함에 있어서는, 비등방성 사진식각법을 이용하여 약 0.5 ~ 1.2㎛의 깊이를 갖도록 형성한다. 그리고 상기와 같이 트렌치(12)가 형성된 실리콘 기판(11)의 전체면에 증착, 형성되는 제1테오스 산화막(13)의 두께는 약 1000 ~3000Å으로 함이 바람직하다.
또한, 상기한 제1테오스 산화막(13)을 식각하여 산화막 스페이서(13')를 형성함에 있어서 , 잔류하는 산화막의 두께는 50 ~ 300Å 정도로 함이 바람직하며, 채널 스톱용 이온으로는 BF2가 바람직스럽다. 이 때 상기 BF2물순물을 주입함에 있어서는, 20 ~50KeV, 1×1012~ 1×1017원자/C㎥의 조건으로 주입하여 제1채널 스톱 영역을 형성한다.
또한, 제2테오스 산화막(16)은 약 3000 ~ 5000Å 정도의 두께로 형성한다.
또한, 제2테오스 산화막(16)과 제1테오스 산화막(13)을 연마하는 방법은 강산의 슬러리를 사용한 화학-기계적 연마법으로 실리콘 기판(11)이 노출되도록 연하하여 필드 산화막(17)을 형성한다.
또한, 상기 제2감광막 패턴(18)은 실리콘 기판(11)의 소자 분리 영역의 양측에 제2채널 스톱 영역(19)을 충분히 형성할 수 있을 정도의 개구부를 둔 상태로 형성하며, 상기 제2채널 스톱 영역(19)을 형성하기 위한 이온은 상술한 제1채널 스톱 영역(15) 형성을 위한 불순물과 동일한 조건으로 불순물을 주입하여 형성한다.
상기와 같은 공정의 수순 및 조건으로 진행하여 (e)도와 같은 소자분리 구조를 이루는 것이다. 즉, 본 발명은 열산화 공정과 트렌치 구조의 필드 산화막을 혼용하여 열공정으로 인한 활성 영역의 침투를 방지하면서 종횡비가 서로 다른 트렌치 영역이 형성된 실리콘 기판에 일정 폭의 필드 산화막을 형성함으로써 활성 영역을 충분히 확보함과 아울러 기판과의 단차가 없는 소자 분리구조를 이룰 수 있도록 한 것이다.
이상에서 상세히 설명한 바와 같이, 본 발명에 의한 반도체 소자 분리방법은 질화막을 사용하지 않는 트렌치 형태의 필드 산화막을 형성하여 소자를 분리하는 방법으로써, 질화막을 사용하지 않음으로 인하 파티클의 오염을 줄일 수 있고, 또한 활성 영역을 충분히 확보할 수 있으므로 반도체 소자의 집적도 및 전기적 특성을 개선시킬 수 있다.
이상에서 설명한 것은 본 발명에 의한 반도체 소자 분리방법을 실시하기 위한 하나의 실시예에 불과한 것으로, 이하 청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 고안이 속하는 분야에서 통상의 지식을 가진자라면 누구든지 다양한 변경 실시가 가능할 것이다.

Claims (7)

  1. 영역 분리가 요구되는 실리콘 기판상에 소정 깊이의 트렌치를 형성하여 소자 분리 영역을 구축하는 단계; 상기 소자 분리 영역을 포함하는 실리콘 기판의 전체면에 일정 두께의 제1테오스 산화막을 형성하는 단계; 상기 제1테오스 산화막을 비등방성 사진식각법으로 식각하여 소자 분리 영역의 양측벽에 소정의 산화막 스페이서를 형성한 후 실리콘 기판상에 도포된 감광막 패턴을 이온 저지층으로 채널 스톱용 이온을 소자 분리 영역의 바닥면에 주입하여 제1채널 스톱 영역을 형성하는 단계; 이온 저지층으로 사용된 감광막 패턴을 제거한 다음 감광막이 제거된 실리콘 기판의 전체면에 제2테오스 산화막을 형성하는 단계; 상기 제2테오스 산화막 및 제1테오스 산화막을 실리콘 기판과 동일 평면으로 연마하여 필드 산화막을 형성한 다음 이 필드 산화막과 실리콘 기판의 일정 부위를 포함하지 않는 소정의 감광막 패턴을 형성하고, 이 감광막 패턴을 이온 저지층으로 실리콘 기판상의 소자 분리 영역의 양측에 채널 스톱용 이온을 주입하여 제2채널 스톱 영역을 형성하는 단계; 및 상기 감광막 패턴을 제거하는 단계로 구성함을 특징으로 하는 반도체 소자 분리방법.
  2. 제1항에 있어서, 상기 트렌치의 깊이는 0.5 ~ 1.2㎛ 정도인 것을 특징으로 하는 반도체 소자 분리방법.
  3. 제1항에 있어서, 상기 제1테오스 산화막의 두께는 1000 ~ 3000Å 정도인 것을 특징으로 하는 반도체 소자 분리방법.
  4. 제1항에 있어서, 상기 제1테오스 산화막의 과소식각시 50 ~ 300Å의 잔류 산화막을 남겨 스페이서를 형성하는 것을 특징으로 하는 반도체 소자 분리방법.
  5. 제1항에 있어서, 상기 채널 스톱용으로 주입되는 이온은 BF2이며,이 불순물을 20 ~ 50KeV, 1×1012~ 1×1017원자/C㎥의 조건으로 트렌치의 내부에 주입하는 것을 특징으로 하는 반도체 소자 분리방법.
  6. 제1항에 있어서, 상기 제2테오스 산화막은 3000 ~ 5000Å 정도의 두께를 갖는 것을 특징으로 하는 반도체 소자 분리방법.
  7. 제1항 내지 제6항 중 어느 한 항에 있어서, 상기 제2채널 스톱용 이온 주입시의 조건은 제1채널 스톱용 이온 주입 조건과 동일하게 진행하는 것을 특징으로 하는 반도체 소자 분리방법.
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