JP2003197734A - 半導体装置の素子分離膜の形成方法 - Google Patents

半導体装置の素子分離膜の形成方法

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JP2003197734A JP2002369109A JP2002369109A JP2003197734A JP 2003197734 A JP2003197734 A JP 2003197734A JP 2002369109 A JP2002369109 A JP 2002369109A JP 2002369109 A JP2002369109 A JP 2002369109A JP 2003197734 A JP2003197734 A JP 2003197734A
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semiconductor device
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Abstract

(57)【要約】 【課題】 本発明は半導体装置の素子分離膜の形成
方法を提供する。 【解決手段】 本発明はシリコン基板11上にパッド酸化
膜12及びパッド窒化膜を順に形成する段階と、パッド窒
化膜上に素子分離膜を定義する感光膜パターンを形成す
る段階と、感光膜パターンをマスクとしてパッド窒化
膜、パッド酸化膜12及びシリコン基板11の所定部位を蝕
刻してシャロートレンチを形成する段階と、感光膜パタ
ーンをマスクとしてシャロートレンチの底面にフィール
ドインプラント15工程を実施してフィールドストップイ
ンプラント膜16を形成する段階と、感光膜パターンを除
去する段階と、前記構造のシャロートレンチの内部を洗
浄する段階と、シャロートレンチの内部を熱的に成長さ
せて第1の酸化膜17を形成する段階と、結果物上に第2の
酸化膜18を蒸着した後、第2の酸化膜18に化学的機械錬
磨(CMP)工程を進行して素子分離膜を形成する段階を含
む。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体装置の素子分
離膜（isolation region、素子分離領域）の形成方法に
関するものであり、より具体的には、シャロートレンチ
分離膜(Shallow Trench Isolation；以下、“STI”と称
する)形成時に、トレンチの深さを1/3の水準に減らし、
フィールドストップインプラント(Field Stop Implant)
工程で高濃度不純物イオン(High dose)を注入してフィ
ールド閾値電圧を増加させることによって、STI乾式蝕
刻工程が容易に進行されるようにして、素子分離効果を
極大化させ、また、高濃度の不純物イオンが注入された
領域のフィールドの厚さを、不純物濃度の差によりSTI
側壁(sidewall)の酸化膜の厚さの5倍以上成長させてプ
ラズマによるシリコンの損傷を減らした半導体装置の素
子分離膜の形成方法に関するものである。
【０００２】
【従来の技術】一般的に、半導体技術の進歩と共に、半
導体素子（semiconductor device、半導体装置）の高速
化及び高集積化が進行している。これに伴ってパターン
に対する微細化の必要性が益益高まっていて、パターン
の寸法も高精密化が要求されている。これは半導体素子
において、広い領域を占める素子分離領域にも適用され
る。
【０００３】半導体装置の素子分離膜のサイズを減少さ
せる多くの方法が知られており、これらは半導体装置の
アクティブ領域のサイズを増加させる。現在の半導体装
置の素子分離膜としてはロコス(LOCOS：Local Oxidatio
n of Silicon)酸化膜が大部分利用される。このロコス
方式の素子分離膜は基板を選択的に局部酸化して得られ
る。
【０００４】しかし、前記ロコス方式の素子分離膜は、
その縁部分にいわゆる“鳥のくちばし（BIRD'S BEA
K）”が生成され、素子分離膜の面積を増大させながら
漏洩電流を発生させる短所を有する。
【０００５】したがって、従来は、上記LOCOS工程の問
題の解決のために、STI(shallow trench isolation)方
式の素子分離膜が提案された。STI方式は、狭い幅を有
し、優秀な素子分離特性を有する。図１を参照して、従
来のSTI素子分離膜の形成方法を説明する。
【０００６】図１は、従来のSTI素子分離膜の形成方法
を示す断面図である。図１に示すように、シリコン基板
1上にバッファの役割をするパッド酸化膜2とパッド窒化
膜3を順次に形成する。パッド窒化膜3は酸化抑制膜（ox
idation inhibiting film）として機能する。その後、
パッド窒化膜3の上部に素子分離予定領域を露出させる
ためのレジストパターン4（photoresist film 4）を形
成し、露光工程及び成長工程の後にパターン形成され選
択的に除去される。この時、レジストパターン4は薄い
素子分離膜を形成するために解像度が優秀なDUV(deep u
ltra violet)光源を利用して形成される。その後、レジ
ストパターン4をマスクとして、パッド窒化膜3、パッド
酸化膜2及びシリコン基板1を所定深さ程度に蝕刻し、シ
ャロートレンチ(ST)を形成する。レジストパターン4を
公知の方法で除去した後、シャロートレンチ(ST)内に絶
縁膜(図示せず)を埋めたてする。次いでに、シリコン基
板1の表面にあるパッド窒化膜3及びパッド酸化膜2を公
知の方法で除去し、STI素子分離膜を完成する。
【０００７】従来のSTI方式による素子分離膜の形成方
法は電気的特性が優秀である。しかし、従来方式はトレ
ンチの深さ(depth)が深く、乾式蝕刻を進行するのに多
くの負担がかかっていた。特に、トレンチ幅(width)が
0.10μm以下で、アスペクト比(Aspect Ratio、例えば、
幅に対する深さの比)の増加とマイクロローディング効
果(Micro-loading Effect)の増加で、乾式蝕刻時に難し
さがあった。また、トレンチの深さが深くなることによ
って乾式蝕刻のアスペクト比(Aspect Ratio)が増加して
素子分離膜のショート(Isolation Short)をもたらし得
る問題点があった。
【０００８】
【発明が解決しようとする課題】したがって、本発明は
前記問題点を解決するためになされたものであり、本発
明は、STI形成時に、トレンチの深さを1/3の水準に減ら
し、フィールドストップインプラント(Field Stop Impl
ant)工程で高濃度の不純物イオン(High dose)を注入し
てフィールド閾値電圧を高めることによって、STI乾式
蝕刻工程が円滑に進行されるようにして、素子分離(Iso
lation)効果を極大化させた半導体装置の素子分離膜の
形成方法を提供することにその目的がある。
【０００９】また、本発明の他の目的は、STI形成時に
トレンチの深さを減らすことによって、STIの側壁及び
底部位をプラズマに長期間露出させることにより生じる
ディフェクト(defect)の減少によって、セルから発生す
る漏洩電流を減らすことができる半導体装置の素子分離
膜の形成方法を提供することにある。
【００１０】また、本発明の他の目的は、STI形成時に
トレンチの深さを1/3水準に減らし、フィールドストッ
プインプラント(Field Stop Implant)工程で高濃度の不
純物イオン(High dose)を注入した領域の厚さを不純物
濃度の差によりSTI側壁(sidewall)の酸化膜の厚さの最
高5倍以上成長させて、プラズマによるシリコンの損傷
を減らし、トレンチの深さを増加させて素子分離膜を形
成する半導体装置の素子分離膜の形成方法を提供するこ
とにある。
【００１１】
【課題を解決するための手段】前記目的を達成するため
の本発明による半導体装置の素子分離膜の形成方法はシ
リコン基板上にパッド酸化膜及びパッド窒化膜を順に形
成する段階と、パッド窒化膜上に素子分離膜を定義する
感光膜パターンを形成する段階と、前記感光膜パターン
をマスクとして、前記パッド窒化膜、前記パッド酸化膜
及び前記シリコン基板の所定部位を蝕刻してシャロート
レンチを形成する段階と、前記感光膜パターンをマスク
として、前記シャロートレンチの底面にフィールドイン
プラント工程を実施してフィールドストップインプラン
ト膜を形成する段階と、前記感光膜パターンを除去する
段階と、前記シャロートレンチの内部を洗浄する段階
と、シャロートレンチの内部を熱的に成長させて第1の
酸化膜を形成する段階と、結果物の上に第2の酸化膜を
蒸着した後に、前記第2の酸化膜に化学的機械錬磨(CMP)
工程を進行して素子分離膜を形成する段階とを含む。
【００１２】前記第1の酸化膜は前記シャロートレンチ
の底面での厚さが側壁のものより5〜10倍厚く形成する
ことが望ましい。
【００１３】前記第1の酸化膜はフィールドストップイ
ンプラント(Field Stop Implant)工程を実施して形成
し、前記フィールドストップインプラントの濃度は1015
atoms/cm２以上の高濃度で実施することが望ましい。
【００１４】前記第1の酸化膜は乾式酸化工程と湿式酸
化工程に分けて進行することが望ましい。
【００１５】前記フィールドストップインプラント工程
時に、不純物のイオンを低濃度で注入して、単にフィー
ルドの閾値電圧のみを上昇させるようにすることが望ま
しい。
【００１６】以上のような本発明の目的と別の特徴及び
長所などは次ぎに参照する本発明の好適な実施例に対す
る以下の説明から明確になるであろう。
【００１７】
【発明の実施の形態】以下、本発明の実施例に関して添
付図面を参照しながら詳細に説明する。また、実施例を
説明するためのすべての図面で同一な機能を有すること
は同一な符号を使用してその反復的な説明は省略する。
【００１８】図２ないし図５は本発明によるSTI素子分
離膜の形成方法を説明するための断面図である。図２を
参照すると、バッファの役割をするパッド酸化膜12と酸
化を抑制するパッド窒化膜13を順次に形成する。
【００１９】次に、パッド窒化膜13の上部に素子分離予
定領域を露出させるための感光膜パターン14を形成す
る。この時、感光膜パターン14は薄い素子分離膜を形成
するために解像度が優秀なDUV(deep ultra violet)光源
を利用して形成される。その後、感光膜パターン14をマ
スクとして、パッド窒化膜13、パッド酸化膜12及びシリ
コン基板11を所定深さ程度に蝕刻し、シャロートレンチ
(Shallow trench、以下“ST”と称する)を形成する。
【００２０】その後に、前記シャロートレンチ(ST)が形
成された全体の構造物上にフィールドストップインプラ
ント(Field Stop Implant)15工程を実施して、前記シリ
コン基板上の前記シャロートレンチ(ST)の底面にフィー
ルドストップインプラント膜16を形成する。
【００２１】その後、図３に示すように、前記感光膜パ
ターン14を公知の方法で除去した後、前記シャロートレ
ンチ(ST)の内部を洗浄する。
【００２２】その後、図４に示すように、前記シャロー
トレンチ(ST)の内部を熱的に成長させて第1の酸化膜17
を形成する。
【００２３】この時、第1の酸化膜17は、フィールドス
トップインプラント(Field Stop Implant)工程を高濃度
(High Doping)(>1015atoms/cm2)で実施して、前記シャ
ロートレンチ(ST)の底面(bottem)の酸化膜の厚さが側壁
(sidewall)の酸化膜の厚さより不純物(dopant)の濃度に
よって最高5倍以上の差が出るように形成する。
【００２４】また、第1の酸化膜17は、乾式酸化工程と
湿式酸化工程に分けて進行することによって、シャロー
トレンチ(ST)の上部縁部分でのラウンディング(roundin
g、球状化)を大きく改善した。したがって、トランジス
タのハンプ(hump)現象を制御することができ、ゲート絶
縁膜のシニング(thinning)現象を防止することができ
る。
【００２５】その後、第2の酸化膜18を第1の酸化膜17上
に厚く蒸着して前記シャロートレンチ(ST)の内部を充填
(gap fill)させる。化学的物理的機械的錬磨(Chemical
Mechanical Polishing：CMP)またはブランケットエッチ
バック(Blanket Etchback)工程を実施して、パッド窒化
膜13が表れるように第2の酸化膜18を平坦化させる。
【００２６】その後に、図５に示すように、パッド窒化
膜13を高濃度のリンエッチング液(Hot Phosphoric Etch
ant)で除去して素子分離膜の製造工程を完了する。
【００２７】一方、本発明は図4のフィールドストップ
インプラント(Field Stop Implant)工程で不純物(dose)
を低濃度で注入するとフィールド閾値電圧(Vt)のみを上
昇させることができる。
【００２８】
【発明の効果】以上で説明したように、本発明の半導体
装置の素子分離膜の形成方法によると、STI形成時にト
レンチの深さを1/3水準に減らし、フィールドストップ
インプラント(Field Stop Implant)工程で高濃度の不純
物イオンを注入してフィールド閾値電圧を高めることに
よって、STI乾式蝕刻工程が円滑に進行されるようにし
て素子分離(Isolation)効果を極大化させることができ
る。
【００２９】また、STI形成時にトレンチの深さを減ら
すことによって、STIの側壁及び底部位をプラズマに長
期間露出させることにより生じるディフェクト(defect)
の減少によって、セルから発生する漏洩電流を減らすこ
とができる。
【００３０】また、フィールドストップインプラント(F
ield Stop Implant)工程で高濃度の不純物イオンを注入
した領域の厚さを、不純物濃度の差によりSTI側壁(side
wall)の酸化膜の厚さの最高5倍以上成長させて、プラズ
マによるシリコンの損傷を減らすことができる。
【００３１】併せて、本発明の望ましい実施例は例示の
目的のために開示されたものであり、当業者ならば本発
明の思想と範囲内で多様な修正、変更、付加などが可能
であり、このような修正変更などは以下の特許請求範囲
に属するものとして見るべきである。
【図面の簡単な説明】
【図１】従来のSTI素子分離膜の形成方法を説明するた
めの断面図である
【図２】本発明によるSTI素子分離膜の形成方法を説明
するための断面図である
【図３】本発明によるSTI素子分離膜の形成方法を説明
するための断面図である
【図４】本発明によるSTI素子分離膜の形成方法を説明
するための断面図である
【図５】本発明によるSTI素子分離膜の形成方法を説明
するための断面図である
【符号の説明】
１、１１ シリコン基板 ２ パッド酸化膜 ３、１３ パッド窒化膜 ４ レジストパターン １２ 第1のパッド酸化膜 １４ 感光膜パターン １５ フィールドストップインプラント工程 １６ フィールドストップインプラント膜 １７ 第2のパッド酸化膜 １８ 第3のパッド酸化膜

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】 シリコン基板上にパッド酸化膜及びパッ
    ド窒化膜を順に形成する段階と、 前記パッド窒化膜上に素子分離膜を定義する感光膜パタ
    ーンを形成する段階と、 前記感光膜パターンをマスクとして、前記パッド窒化
    膜、前記パッド酸化膜及び前記シリコン基板の所定部位
    を蝕刻してシャロートレンチを形成する段階と、 前記感光膜パターンをマスクとして、前記シャロートレ
    ンチの底面にフィールドインプラント工程を実施してフ
    ィールドストップインプラント膜を形成する段階と、 前記感光膜パターンを除去する段階と、 前記シャロートレンチの内部を洗浄する段階と、 前記シャロートレンチの内部を熱的に成長させて第1の
    酸化膜を形成する段階と、 前記第1の酸化膜上に第2の酸化膜を蒸着した後に、前記
    第2の酸化膜に化学的機械錬磨(CMP)工程を進行して素子
    分離膜を形成する段階と、を含むことを特徴とする半導
    体装置の素子分離膜の形成方法。
  2. 【請求項２】 前記第1の酸化膜は前記シャロートレン
    チの底面での厚さが側壁のものより5〜10倍厚く形成さ
    れることを特徴とする請求項１に記載の半導体装置の素
    子分離膜の形成方法。
  3. 【請求項３】 前記第1の酸化膜はフィールドストップ
    インプラント(FieldStop Implant)工程を実施して形成
    することを特徴とする請求項１に記載の半導体装置の素
    子分離膜の形成方法。
  4. 【請求項４】 前記フィールドストップインプラント工
    程で前記シャロートレンチの底面上に形成されるフィー
    ルドストップインプラント膜の濃度は1015atoms/cm2以
    上の高濃度で実施することを特徴とする請求項３に記載
    の半導体装置の素子分離膜の形成方法。
  5. 【請求項５】 前記第1の酸化膜は乾式酸化工程と湿式
    酸化工程に分けて進行することを特徴とする請求項２に
    記載の半導体装置の素子分離膜の形成方法。
  6. 【請求項６】 前記フィールドストップインプラント工
    程時に不純物イオンを低濃度で注入して単にフィールド
    の閾値電圧のみを上昇させるようにすることを特徴とす
    る請求項１に記載の半導体装置の素子分離膜の形成方
    法。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN100350588C (zh) * 2003-09-25 2007-11-21 茂德科技股份有限公司 浅槽隔离区与动态随机存取存储器的结构及其制造方法

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100632664B1 (ko) * 2002-12-12 2006-10-11 주식회사 하이닉스반도체 반도체 소자의 소자 분리막 형성 방법
KR100618698B1 (ko) 2004-06-21 2006-09-08 주식회사 하이닉스반도체 반도체 소자 및 그의 제조방법
US7679166B2 (en) * 2007-02-26 2010-03-16 International Business Machines Corporation Localized temperature control during rapid thermal anneal
KR100953347B1 (ko) * 2007-12-28 2010-04-20 주식회사 동부하이텍 Ｌｄｍｏｓ 반도체 소자의 마스크
CN113594085B (zh) * 2021-07-12 2023-10-03 长鑫存储技术有限公司 半导体结构的制作方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6473738A (en) * 1987-09-16 1989-03-20 Oki Electric Ind Co Ltd Manufacture of semiconductor device
JPH0223631A (ja) * 1988-07-12 1990-01-25 Nec Corp 集積回路の製造方法
JPH06291178A (ja) * 1993-03-31 1994-10-18 Canon Inc 半導体装置の製造方法
JPH07115124A (ja) * 1993-09-30 1995-05-02 Motorola Inc 集積回路内のトレンチ分離構造および作成方法
JPH10199969A (ja) * 1996-12-26 1998-07-31 Lg Semicon Co Ltd トレンチ隔離構造を持つ半導体装置の製造方法

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5286672A (en) * 1991-06-28 1994-02-15 Sgs-Thomson Microelectronics, Inc. Method for forming field oxide regions
JP2629615B2 (ja) * 1994-09-30 1997-07-09 日本電気株式会社 半導体装置の製造方法
US5770504A (en) * 1997-03-17 1998-06-23 International Business Machines Corporation Method for increasing latch-up immunity in CMOS devices
KR19990003056A (ko) * 1997-06-24 1999-01-15 김영환 반도체 소자의 소자분리막 제조방법
US5854121A (en) * 1997-09-04 1998-12-29 Advanced Micro Devices, Inc. Semiconductor fabrication employing barrier atoms incorporated at the edges of a trench isolation structure
US6004864A (en) * 1998-02-25 1999-12-21 Taiwan Semiconductor Manufacturing Company Ltd. Ion implant method for forming trench isolation for integrated circuit devices
US6727569B1 (en) * 1998-04-21 2004-04-27 Advanced Micro Devices, Inc. Method of making enhanced trench oxide with low temperature nitrogen integration
US6069057A (en) * 1998-05-18 2000-05-30 Powerchip Semiconductor Corp. Method for fabricating trench-isolation structure
US6165906A (en) * 1999-01-26 2000-12-26 Advanced Micro Devices, Inc. Semiconductor topography employing a shallow trench isolation structure with an improved trench edge
US6362035B1 (en) * 2000-02-07 2002-03-26 Taiwan Semiconductor Manufacturing Company Channel stop ion implantation method for CMOS integrated circuits
US6624016B2 (en) * 2001-02-22 2003-09-23 Silicon-Based Technology Corporation Method of fabricating trench isolation structures with extended buffer spacers
US6579801B1 (en) * 2001-11-30 2003-06-17 Advanced Micro Devices, Inc. Method for enhancing shallow trench top corner rounding using endpoint control of nitride layer etch process with appropriate etch front

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6473738A (en) * 1987-09-16 1989-03-20 Oki Electric Ind Co Ltd Manufacture of semiconductor device
JPH0223631A (ja) * 1988-07-12 1990-01-25 Nec Corp 集積回路の製造方法
JPH06291178A (ja) * 1993-03-31 1994-10-18 Canon Inc 半導体装置の製造方法
JPH07115124A (ja) * 1993-09-30 1995-05-02 Motorola Inc 集積回路内のトレンチ分離構造および作成方法
JPH10199969A (ja) * 1996-12-26 1998-07-31 Lg Semicon Co Ltd トレンチ隔離構造を持つ半導体装置の製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN100350588C (zh) * 2003-09-25 2007-11-21 茂德科技股份有限公司 浅槽隔离区与动态随机存取存储器的结构及其制造方法

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