KR100618698B1 - 반도체 소자 및 그의 제조방법 - Google Patents

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Abstract

본 발명은 적절한 문턱전압(Vt)을 얻을 수 있는 반도체 소자 및 그의 제조방법을 개시한다. 개시된 본 발명에 따른 반도체 소자의 제조방법은, 소자분리 영역과 액티브 영역으로 구획되는 실리콘 기판 상에 패드산화막 및 패드질화막을 차례로 형성하는 단계와, 상기 패드질화막과 패드산화막 및 실리콘 기판을 식각하여 소자분리 영역에 트렌치를 형성하는 단계와, 상기 식각된 패드질화막과 패드산화막을 포함한 트렌치의 측벽에 절연막 스페이서를 형성하는 단계와, 상기 절연막 스페이서 및 식각된 패드질화막을 식각 장벽으로 이용해서 노출된 트렌치 저면의 실리콘 기판 부분으로부터 액티브 영역 쪽으로 측면 식각을 진행하여 상기 실리콘 기판의 액티브 영역에 텅빈 공간을 형성하는 단계와, 상기 절연막 스페이서를 제거하는 단계와, 상기 공간의 표면 상에 절연막의 개재하에 기판 바디 영역의 전위를 조절하기 위한 외부 전압이 인가되는 전도성 전극을 형성하는 단계와, 상기 트렌치 내에 산화막을 매립시켜 소자분리막을 형성하는 단계와, 상기 실리콘 기판 상에 게이트를 형성하는 단계와, 상기 게이트 양측의 기판 표면에 접합 영역을 형성하는 단계를 포함하는 것을 특징으로 한다.

Description

반도체 소자 및 그의 제조방법{Semiconductor device and method of manufacturing the same}
도 1은 본 발명에 따른 반도체 소자를 도시한 단면도.
도 2a 내지 도 2h는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
1 : 실리콘 기판 2 : 패드산화막
3 : 패드질화막 4 : 반사방지막
5 : 제1 감광막 패턴 6 : 트렌치
7 : 스페이서용 절연막 7a : 절연막 스페이서
8 : 공간 9 : 이온주입층
10 : 절연막 11 : 전극 물질막
11a : 전극 12 : 감광막
13 : 소자분리막 14 : 게이트산화막
15 : 게이트도전막 16 : 하드마스크막
17 : 게이트 스페이서 20 : 게이트
본 발명은 반도체 소자의 제조방법에 관한 것으로, 보다 상세하게는, 적절한 문턱전압(Vt)을 얻을 수 있는 반도체 소자 및 그의 제조방법에 관한 것이다.
주지된 바와 같이, 반도체 소자에서 모스펫(MOSFET)의 동작은 문턱전압(Vt) 값에 매우 민감하게 반응한다. 이에, 최근의 반도체 제조공정에서는 모스펫의 적절한 문턱전압 값을 얻기 위해 이온주입 공정(implant process) 및 열 공정(thermal process) 등의 최적화가 매우 중요한 사안(issue)으로 대두되고 있다.
그런데, 반도체 소자의 고집적화에 따라 소자 크기가 작아지면서, 적절한 문턱전압을 유지하기 위해 점점 더 과도한 문턱전압 조절 이온주입이 필요하게 되었는데, 이와 같이 과도한 문턱전압 조절 이온주입을 수행하게 되면, 원치 않는 도펀트(dopant) 확산에 의해 필연적으로 리프레쉬(refresh) 특성의 열화와 소자 신뢰성 저하 문제가 야기된다. 따라서, 상기 과도한 문턱전압 조절 이온주입에 의한 적절한 문턱전압의 확보는 실질적으로 곤란하다.
또한, 적절한 문턱전압을 조절하기 위해서 종래에는 바디(body)에 외부에서 백 바이어스(back bias)를 인가하는 방법도 수행하고 있는데, 이 방법의 경우에는 소자 크기가 작아지면서 바디에 미치는 백 바이어스의 영향이 점점 감소되고 있는 바, 실제로 문턱전압을 조절함에 한계가 있다. 실제로, 이중(Double) 또는 삼중 (Triple) 게이트, 서라운딩(Surrounding) 게이트와 같은 다중(multiple) 게이트 구조에서는 채널 및 바디 영역이 게이트 의해 둘러 쌓여 있으므로, 백 바이어스가 바 디에 영향을 미치지 못하며, 그래서, 상기 백 바이어스에 의해 문턱전압 값을 조절할 수 없으므로, 상기 다중 게이트 구조에서의 문턱전압 값은 매우 낮게 된다.
결론적으로, 반도체 소자의 고집적화 및 그에 따라 소자 크기가 감소되는 추세에서, 현재로는 이온주입 공정 및 열 공정 등의 최적화에 어려움이 있으므로, 적절한 문턱전압 값을 얻는데 한계가 있고, 그래서, 고집적화에 부합하는 소자 특성을 확보함에 한계가 있다.
따라서, 본 발명은 상기와 같은 문제점을 해결하기 위해 안출된 것으로서, 적절한 문턱전압을 얻을 수 있는 반도체 소자 및 그의 제조방법을 제공함에 그 목적이 있다.
또한, 본 발명은 적절한 문턱전압의 조절을 통해 소망하는 소자 특성을 확보할 수 있는 반도체 소자 및 그의 제조방법을 제공함에 그 다른 목적이 있다.
상기와 같은 목적을 달성하기 위하여, 본 발명은, 액티브 영역을 한정하는 소자분리막을 구비한 실리콘 기판과, 상기 실리콘 기판의 액티브 영역 상에 형성된 게이트, 및 상기 게이트 양측의 기판 표면에 형성된 접합 영역을 포함하며, 상기 실리콘 기판은 소자분리막과 접한 액티브 영역 내부에 텅빈 공간을 구비하고, 상기 공간 표면에는 절연막의 개재하에 외부로부터 기판 바디의 전위를 조절하기 위한 전압이 인가되는 전도성 전극이 형성된 것을 특징으로 하는 반도체 소자를 제공한다.
또한, 본 발명은, 소자분리 영역과 액티브 영역으로 구획되는 실리콘 기판 상에 패드산화막 및 패드질화막을 차례로 형성하는 단계; 상기 패드질화막과 패드산화막 및 실리콘 기판을 식각하여 소자분리 영역에 트렌치를 형성하는 단계; 상기 식각된 패드질화막과 패드산화막을 포함한 트렌치의 측벽에 절연막 스페이서를 형성하는 단계; 상기 절연막 스페이서 및 식각된 패드질화막을 식각 장벽으로 이용해서 노출된 트렌치 저면의 실리콘 기판 부분으로부터 액티브 영역 쪽으로 측면 식각을 진행하여 상기 실리콘 기판의 액티브 영역에 텅빈 공간을 형성하는 단계; 상기 절연막 스페이서를 제거하는 단계; 상기 공간의 표면 상에 절연막의 개재하에 기판 바디 영역의 전위를 조절하기 위한 외부 전압이 인가되는 전도성 전극을 형성하는 단계; 상기 트렌치 내에 산화막을 매립시켜 소자분리막을 형성하는 단계; 상기 실리콘 기판 상에 게이트를 형성하는 단계; 및 상기 게이트 양측의 기판 표면에 접합 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법을 제공한다.
상기한 본 발명에 따른 반도체 소자의 제조방법은, 상기 절연막 스페이서를 형성하는 단계 후, 그리고, 실리콘 기판의 액티브 영역에 공간을 형성하는 단계 전, 표면 이물질이 제거되도록 수소 분위기에서 800∼1000℃로 열처리를 수행하는 단계를 더 포함한다.
아울러, 본 발명의 방법은, 상기 실리콘 기판의 액티브 영역에 공간을 형성하는 단계 후, 그리고, 상기 절연막 스페이서를 제거하는 단계 전, 상기 노출된 트렌치 저면의 기판 표면에 필드 스탑 이온주입을 수행하는 단계를 더 포함한다.
(실시예)
이하, 첨부된 도면에 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
먼저, 본 발명의 기술적 원리를 설명하면, 본 발명은 통상의 모스펫 제조 공정에 간단한 공정을 추가하여 SOI(Silicon On Insulator) 특성을 나타내는 모스펫을 구현하며, 아울러, 부분적인 SOI 구조에 또 다른 전극 물질을 증착하여 바디 영역을 상기 전극 물질에 가해지는 외부전압에 의해 직접적으로 조절될 수 있도록 하므로써, 반도체 소자의 고집적화에 부합할 수 있는 적절한 문턱전압 값을 확보한다.
즉, 본 발명은 소자분리(Isolation) 공정의 진행시 트렌치 식각한 후에 특정 면방향으로의 측면 식각 공정을 추가하여 부분적으로 SOI 구조를 구현하고, 그런다음, 절연막과 전도성 전극을 형성한 후, 이 전도성 전극에 외부로부터 전압을 인가하여 바디 영역의 전위를 조절하며, 이것으로부터 모스펫의 문턱전압을 조절한다.
자세하게, 도 1은 본 발명에 따른 반도체 소자를 도시한 단면도로서, 도시된 바와 같이, 본 발명의 반도체 소자는 액티브 영역을 한정하는 소자분리막(13)을 구비한 실리콘 기판(1)과 상기 기판(1) 상에 형성된 게이트(20) 및 상기 게이트(20) 양측의 기판 표면에 형성된 접합 영역(도시안됨)을 포함하며, 상기 실리콘 기판(1)의 액티브 영역, 즉, 바디 영역 내부에 소자분리막(13)가 접하여 텅빈 공간(8)이 구비되고, 상기 공간(8)의 표면에 절연막(10)의 개재하에 외부로부터 기판 바디 영역의 전위를 조절하기 위한 전압이 인가될 수 있는 전도성 전극(11a)이 형성된 구 조를 갖는다.
이와 같은 본 발명의 반도체 소자에 따르면, 전도성 전극(11a)과 바디 영역이 절연막(10)을 사이에 두고 바로 접해 있으므로, 상기 바디 영역의 전위 조절이 매우 용이하며, 따라서, 문턱전압 값도 자유롭게 조절할 수 있다. 그 결과, 본 발명의 반도체 소자는 SOI 웨이퍼에 집적한 소자의 특징인 저전압 고속 동작이 가능하며, 모스펫의 문턱전압 조절도 매우 용이하다.
이하에서는 도 2a 내지 도 2h를 참조하여 상기한 본 발명에 따른 반도체 소자의 제조방법을 상세하게 설명하도록 한다.
도 2a를 참조하면, 통상의 STI(Shallow Trench Isolation) 공정에 따라 실리콘 기판(1) 상에 패드산화막(2)과 패드질화막(3)을 차례로 형성한 후, 상기 패드질화막(3) 상에 유기질(organic)의 반사방지막(4)을 형성한다. 그런다음, 상기 반사방지막(4) 상에 감광막 도포, 노광 및 현상 공정을 차례로 행하여 소자분리 영역을 노출시키는 감광막 패턴(5)을 형성한다. 여기서, 상기 감광막은 COMA(Cycloolefin-Maleic Anhydride) 또는 아크릴레이트(acrylate) 계통의 폴리머를 사용한다.
도 2b를 참조하면, 감광막 패턴(5)을 식각 장벽으로 이용해서 노출된 반사방지막 부분과 그 아래의 패드질화막 및 패드산화막 부분을 차례로 식각하고, 연이어, 실리콘 기판(1)을 식각하여 소자분리 영역에 트렌치(6)를 형성한다. 그런다음, 상기 트렌치(6)가 형성된 기판 결과물 상에 스페이서용 절연막(7)을 증착한다.
여기서, 상기 패드질화막(3)과 패드산화막(2)의 식각은 CF4/CHF3/O2의 혼합 가스를 사용하여 진행하며, 이때, CF4 가스의 유량은 10∼100sccm, CHF3 가스의 유 량은 10∼300sccm, O2 가스의 유량은 10∼70sccm 정도로 한다. 그리고, 상기 실리콘 기판(1)의 식각은 Cl2/HBr의 혼합 가스를 사용하여 진행하며, 이때, Cl2 가스의 유량은 10∼100sccm, HBr 가스의 유량은 10∼100sccm 정도로 한다. 아울러, 상기 트렌치(6)는 만들려는 소자의 집적도에 따라 상이하겠지만 대략 1000∼3000Å의 깊이로 형성한다.
상기 스페이서용 절연막(7)으로는 반도체 제조 공정에서 통상 사용하는 물질, 예컨데, 산화막이나 질화막을 이용하며, 특히, 상기 질화막을 이용할 경우에는 그 하부에 산화막을 증착하는 것도 가능하다.
도 2c를 참조하면, 스페이서용 절연막을 식각하여 식각된 패드질화막 및 패드산화막을 포함한 트렌치 측벽에 절연막 스페이서(7a)를 형성한다.
여기서, 상기 절연막 스페이서(7a)는 이후에 설명하겠지만 실리콘 기판(1)을 특정 면방향으로 식각하는 후속 공정에서 식각 장벽으로 이용하기 위해 형성한 것이다. 즉, 통상의 소자분리 공정에서는 트렌치(6)의 형성후에 측벽 산화(Wall oxidation) 공정, 질화막 증착 공정, 라이너 산화(Liner Oxidation) 공정 및 트렌치 매립 공정을 차례로 진행하여 소자분리막을 형성한다. 반면, 본 발명은 후속에서 수행될 습식 또는 건식 식각 및 산화 공정을 위해 트렌치 저면의 기판 부분을 노출시키는 오픈(open) 공정을 추가로 진행한다.
도 2d를 참조하면, 상기 기판 결과물을 수소 분위기에서 800∼1000℃로 열처리하여 기판 표면의 이물질을 제거한다. 그런다음, 상기 패드질화막(3)과 절연막 스페이서(7a)를 식각장벽으로 이용하여 노출된 실리콘 기판에 대해 상기 절연막 스 페이서(7a)의 안쪽, 즉, 바디 영역을 향하여 특정 면방향으로의 측면 식각(lateral etch)을 진행하고, 이 결과로서, 실리콘 기판(1)의 액티브 영역에 문턱전압 조절을 위한 산화막 및 전극 물질이 형성될 공간(space : 8)을 마련한다.
여기서, 상기 공간(8)을 마련하기 위한 측면 식각은 플라즈마를 이용한 건식 식각, 케미컬을 이용한 습식 식각, 또는, F, Cl 및 Br과 같은 7족 원소와 수소를 포함한 혼합가스를 이용한 건식 식각 중에서 어느 하나의 공정으로 수행한다.
예컨데, 상기 공간(8)을 마련하기 위한 측면 식각은 700∼1000℃의 온도에서 HCl 가스와 H2 가스의 혼합 가스를 사용하여 수행하며, 이때, 상기 HCl 가스와 H2 가스는 실리콘 기판(1)의 식각 속도 및 식각 프로파일이 조절되도록 각각 그 유량을 0.1∼1slm 및 10∼50slm으로 조절한다.
도 2e를 참조하면, 상기 기판 결과물에 대해 필드 스탑 이온주입(Field Stop Implantation)을 수행하고, 이를 통해, 트렌치 저면의 실리콘 기판 표면 내에 이온주입층(9)을 형성한다. 여기서, 상기 이온주입층(9)의 형성은 문턱전압 전극 물질에 전압 인가로 인한 셀들간의 누설전류를 방지하기 위함이다.
도 2f를 참조하면, 공지의 공정에 따라 절연막 스페이서를 제거한 상태에서, 기판 결과물 상에 문턱전압 조절을 위한 절연막(10)을 증착한다. 여기서, 상기 절연막(10)으로는 SiO2막, NO막, ONO막 및 HfO막 등 통상 게이트산화막 물질로 사용되는 모든 절연막을 적용할 수 있다.
다음으로, 절연막(10) 상에 외부전압을 인가하기 위한 전극 물질막(11)을 증착한다. 상기 전극 물질막(11)으로는 도핑된 폴리실리콘을 적용함이 바람직하며, 그 밖에 Al, Cu 등의 금속도 적용 가능하다.
도 2g를 참조하면, 기판 액티브 영역 주변에 있는 전극 물질막을 제거하기 위해, 기판 결과물 상에 감광막(12)을 도포한 후, 이를 에치백하여 실리콘 기판(1)의 측면 식각된 부위, 즉, 트렌치(6) 및 공간(8) 내에만 감광막(12)을 잔류시킨다. 그런다음, 잔류된 감광막(12)을 식각 장벽으로 이용해서 노출된 전극 물질막 부분을 습식 또는 건식 식각으로 제거하고, 이를 통해, 외부로부터 바디 영역에 전압을 인가하기 위한 전도성 전극(11a)을 형성한다.
여기서, 상기 전극 물질막의 식각은 Cl2/HBr의 혼합가스를 사용하여 수행하며, 이때, 상기 Cl2 가스와 HBr 가스의 유량은 각각 10∼100sccm으로 한다. 또한, 상기 전극 물질막의 식각은 초산, 질산 및 NH3OH의 혼합용액을 사용하여 수행할 수 있다.
한편, 기판 액티브 영역 주변에 있는 전극 물질막을 제거하기 위한 식각 장벽 물질로서 여기서는 감광막을 이용하였지만, 감광막 대신에 SOG막, HTO막, LTO막, 열산화막 및 BPSG막 등의 산화막을 이용하는 것도 가능하다.
도 2h를 참조하면, 잔류된 감광막을 스트립(strip) 공정에 따라 제거한 상태에서, STI 공정의 후속 공정들을 차례로 진행하여 소자분리막(13)을 형성한다. 이때, 소자분리막(13)을 형성하기 위해 트렌치 내에 산화막을 매립하는 과정에서 실리콘 기판(1)의 구조상 보이드(void)가 형성될 수 있는데, 이러한 보이드가 형성되어도 문턱전압 조절에는 영향을 미치지 않는다.
다음으로, 기판(1) 상에 게이트(20)를 형성한다. 여기서, 상기 게이트(20)는 도시된 바와 같이 게이트산화막(14)과 게이트도전막(15) 및 하드마스크막(16)의 적층 구조로 이루어진 것으로 이해될 수 있으며, 아울러, 상기 게이트(20)는 게이트 스페이서(17)를 구비한다. 그 다음, 게이트(20) 양측의 기판 표면에 접합 영역(도시안됨)을 형성하고, 이를 통해, 모스펫을 구성한다.
이후, 도시하지는 않았으나, 공지된 일련의 디램(DRAM) 제조 공정들을 수행하여 본 발명에 따른 반도체 소자를 완성한다.
이상에서와 같이, 본 발명은 간단한 공정의 추가를 통해 실리콘 기판 내에 부분적으로 SOI 구조를 구현함과 아울러 절연막과 별도의 전도성 전극을 추가 형성해 줌으로써, 상기 별도의 전도성 전극에 전압을 인가하여 기판 바디 영역의 전위를 용이하게 조절할 수 있으며, 이에 따라, 소망하는 문턱전압 값을 자유롭게 조절할 수 있다.
따라서, 본 발명은 문턱전압의 조절을 불순물 이온주입이 아닌 전도성 전극에 전압을 인가하는 방법으로 조절하는 바, 접합 및 채널 영역에서의 전계를 감소시킬 수 있고, 그래서, 디램에서의 리프레쉬 특성을 획기적으로 개선시킬 수 있음은 물론 고속 및 저전압 소자를 구현할 수 있다.
이상, 여기에서는 본 발명의 특정 실시예에 대하여 설명하고 도시하였지만, 당업자에 의하여 이에 대한 수정과 변형을 할 수 있다. 따라서, 이하, 특허청구의 범위는 본 발명의 진정한 사상과 범위에 속하는 한 모든 수정과 변형을 포함하는 것으로 이해할 수 있다.

Claims (20)

  1. 액티브 영역을 한정하는 소자분리막을 구비한 실리콘 기판과, 상기 실리콘 기판의 액티브 영역 상에 형성된 게이트, 및 상기 게이트 양측의 기판 표면에 형성된 접합 영역을 포함하며,
    상기 실리콘 기판은 소자분리막과 접한 액티브 영역 내부에 텅빈 공간을 구비하고, 상기 공간 표면에는 절연막의 개재하에 외부로부터 기판 바디의 전위를 조절하기 위한 전압이 인가되는 전도성 전극이 형성된 것을 특징으로 하는 반도체 소자.
  2. 제 1 항에 있어서, 상기 소자분리막 아래의 기판에 형성된 필드 스탑 이온주입층을 더 포함하는 것을 특징으로 하는 반도체 소자.
  3. 소자분리 영역과 액티브 영역으로 구획되는 실리콘 기판 상에 패드산화막 및 패드질화막을 차례로 형성하는 단계;
    상기 패드질화막과 패드산화막 및 실리콘 기판을 식각하여 소자분리 영역에 트렌치를 형성하는 단계;
    상기 식각된 패드질화막과 패드산화막을 포함한 트렌치의 측벽에 절연막 스페이서를 형성하는 단계;
    상기 절연막 스페이서 및 식각된 패드질화막을 식각 장벽으로 이용해서 노출 된 트렌치 저면의 실리콘 기판 부분으로부터 액티브 영역 쪽으로 측면 식각을 진행하여 상기 실리콘 기판의 액티브 영역에 텅빈 공간을 형성하는 단계;
    상기 절연막 스페이서를 제거하는 단계;
    상기 공간의 표면 상에 절연막의 개재하에 기판 바디 영역의 전위를 조절하기 위한 외부 전압이 인가되는 전도성 전극을 형성하는 단계;
    상기 트렌치 내에 산화막을 매립시켜 소자분리막을 형성하는 단계;
    상기 실리콘 기판 상에 게이트를 형성하는 단계; 및
    상기 게이트 양측의 기판 표면에 접합 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  4. 제 3 항에 있어서, 상기 패드질화막과 패드산화막의 식각은 CF4/CHF3/O2의 혼합 가스를 사용하여 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
  5. 제 4 항에 있어서, 상기 CF4 가스의 유량은 10∼100sccm, 상기 CHF3 가스의 유량은 10∼300sccm, 그리고, 상기 O2 가스의 유량은 10∼70sccm으로 하는 것을 특징으로 하는 반도체 소자의 제조방법.
  6. 제 3 항에 있어서, 상기 트렌치를 형성하기 위한 실리콘 기판의 식각은 Cl2/HBr의 혼합 가스를 사용하여 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
  7. 제 6 항에 있어서, 상기 Cl2 가스의 유량은 10∼100sccm, 그리고, HBr 가스의 유량은 10∼100sccm으로 하는 것을 특징으로 하는 반도체 소자의 제조방법.
  8. 제 3 항에 있어서, 상기 트렌치는 1000∼3000Å의 깊이로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  9. 제 3 항에 있어서, 상기 절연막 스페이서를 형성하는 단계 후, 그리고, 실리콘 기판의 액티브 영역에 공간을 형성하는 단계 전, 표면 이물질이 제거되도록 수소 분위기에서 800∼1000℃로 열처리를 수행하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  10. 제 3 항에 있어서, 상기 실리콘 기판의 액티브 영역에 공간을 형성하는 단계는, 플라즈마를 이용한 건식 식각, 케미컬을 이용한 습식 식각, 및 7족 원소와 수소를 포함한 혼합가스를 이용한 건식 식각으로 구성된 그룹으로부터 선택되는 어느 하나의 공정으로 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
  11. 제 3 항에 있어서, 상기 실리콘 기판의 액티브 영역에 공간을 형성하는 단계는, HCl 가스와 H2 가스의 혼합가스를 사용하여 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
  12. 제 11 항에 있어서, 상기 HCl 가스와 H2 가스는 식각 속도 및 식각 프로파일이 조절되도록 각각 그 유량을 0.1∼1slm 및 10∼50slm으로 조절하는 것을 특징으로 하는 반도체 소자의 제조방법.
  13. 제 11 항에 있어서, 상기 실리콘 기판의 액티브 영역에 공간을 형성하는 단계는, 700∼1000℃의 온도에서 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
  14. 제 3 항에 있어서, 상기 실리콘 기판의 액티브 영역에 공간을 형성하는 단계 후, 그리고, 상기 절연막 스페이서를 제거하는 단계 전, 상기 노출된 트렌치 저면의 기판 표면에 필드 스탑 이온주입을 수행하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  15. 제 3 항에 있어서, 상기 공간의 표면 상에 절연막의 개재하에 전도성 전극을 형성하는 단계는,
    상기 절연막 스페이서가 제거된 기판 결과물 상에 절연막과 전극 물질막을 차례로 형성하는 단계;
    상기 전극 물질막 상에 절연막을 형성하는 단계;
    상기 전극 물질막 상의 절연막을 에치백하여 식각된 패드질화막 상의 전극 물질막 부분을 노출시키는 단계;
    상기 노출된 전극 물질막 부분을 식각 제거하는 단계; 및
    상기 잔류된 전극 물질막 상의 절연막을 제거하는 단계로 구성되는 것을 특징으로 하는 반도체 소자의 제조방법.
  16. 제 15 항에 있어서, 상기 전극 물질막 상의 절연막은 SOG막 또는 감광막인 것을 특징으로 하는 반도체 소자의 제조방법.
  17. 제 15 항에 있어서, 상기 노출된 전극 물질막 부분을 식각 제거하는 단계는 Cl2/HBr의 혼합가스를 사용하여 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
  18. 제 17 항에 있어서, 상기 Cl2 가스와 HBr 가스의 유량은 각각 10∼100sccm으로 하는 것을 특징으로 하는 반도체 소자의 제조방법.
  19. 제 15 항에 있어서, 상기 노출된 전극 물질막 부분을 식각 제거하는 단계는 초산, 질산 및 NH3OH의 혼합용액을 사용하여 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
  20. 제 3 항에 있어서, 상기 게이트는 게이트산화막과 게이트도전막 및 하드마스 크막의 적층 구조로 형성함과 아울러 양측벽에 게이트 스페이서를 구비하도록 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
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JP2004354768A JP4834304B2 (ja) 2004-06-21 2004-12-08 半導体素子の製造方法
US11/008,363 US7301207B2 (en) 2004-06-21 2004-12-09 Semiconductor device capable of threshold voltage adjustment by applying an external voltage
DE102004060443A DE102004060443A1 (de) 2004-06-21 2004-12-14 Halbleiterbauelement mit der Fähigkeit einer Threshold-Spannungsanpassung durch Anlegen einer externen Spannung
CNA2005100082977A CN1713395A (zh) 2004-06-21 2005-02-21 能够调整阈值电压的半导体器件及其制造方法
US11/877,820 US7449392B2 (en) 2004-06-21 2007-10-24 Semiconductor device capable of threshold voltage adjustment by applying an external voltage

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Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7528494B2 (en) * 2005-11-03 2009-05-05 International Business Machines Corporation Accessible chip stack and process of manufacturing thereof
US7445973B2 (en) * 2006-09-29 2008-11-04 Micron Technology, Inc. Transistor surround gate structure with silicon-on-insulator isolation for memory cells, memory arrays, memory devices and systems and methods of forming same
JP2008091614A (ja) * 2006-10-02 2008-04-17 Toshiba Corp 半導体装置およびその製造方法
US7919800B2 (en) 2007-02-26 2011-04-05 Micron Technology, Inc. Capacitor-less memory cells and cell arrays
KR100853485B1 (ko) * 2007-03-19 2008-08-21 주식회사 하이닉스반도체 리세스 게이트를 갖는 반도체 소자의 제조 방법
US7790529B2 (en) * 2007-05-08 2010-09-07 Micron Technology, Inc. Methods of forming memory arrays and semiconductor constructions
JP5525156B2 (ja) * 2008-12-09 2014-06-18 ピーエスフォー ルクスコ エスエイアールエル 半導体装置、および該半導体装置の製造方法
US8816503B2 (en) * 2011-08-29 2014-08-26 Infineon Technologies Austria Ag Semiconductor device with buried electrode
JP6155911B2 (ja) * 2013-07-04 2017-07-05 三菱電機株式会社 半導体装置
CN105576027A (zh) * 2014-10-17 2016-05-11 中国科学院微电子研究所 半导体衬底、器件及其制造方法
TWI604569B (zh) * 2016-11-15 2017-11-01 新唐科技股份有限公司 半導體裝置及其形成方法

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6258658A (ja) * 1985-09-07 1987-03-14 Sony Corp 半導体装置
CA2016449C (en) * 1989-07-28 1996-06-25 Steven J. Hillenius Planar isolation technique for integrated circuits
US6110798A (en) * 1996-01-05 2000-08-29 Micron Technology, Inc. Method of fabricating an isolation structure on a semiconductor substrate
US6417550B1 (en) * 1996-08-30 2002-07-09 Altera Corporation High voltage MOS devices with high gated-diode breakdown voltage and punch-through voltage
TW332327B (en) 1997-09-01 1998-05-21 Taiwan Semiconductor Mfg Co Ltd The process for forming shallow trench
KR100285701B1 (ko) 1998-06-29 2001-04-02 윤종용 트렌치격리의제조방법및그구조
US6302698B1 (en) * 1999-02-16 2001-10-16 Discourse Technologies, Inc. Method and apparatus for on-line teaching and learning
US6342452B1 (en) 1999-05-20 2002-01-29 International Business Machines Corporation Method of fabricating a Si3N4/polycide structure using a dielectric sacrificial layer as a mask
TW457626B (en) 1999-06-29 2001-10-01 Vanguard Int Semiconduct Corp Method for reducing the generation of defects during forming shallow trench isolation
US6124177A (en) 1999-08-13 2000-09-26 Taiwan Semiconductor Manufacturing Company Method for making deep sub-micron mosfet structures having improved electrical characteristics
US6245636B1 (en) 1999-10-20 2001-06-12 Advanced Micro Devices, Inc. Method of formation of pseudo-SOI structures with direct contact of transistor body to the substrate
US6475841B1 (en) 2000-06-02 2002-11-05 Motorola, Inc. Transistor with shaped gate electrode and method therefor
JP3798659B2 (ja) * 2001-07-02 2006-07-19 株式会社東芝 メモリ集積回路
EP1265278A1 (en) 2001-06-06 2002-12-11 Infineon Technologies AG Method for manufacturing a trench capacitor with an isolation trench
US20030152904A1 (en) * 2001-11-30 2003-08-14 Doty Thomas R. Network based educational system
KR100449318B1 (ko) 2001-12-20 2004-09-18 동부전자 주식회사 반도체 장치의 소자 분리막 형성방법
US6784076B2 (en) * 2002-04-08 2004-08-31 Micron Technology, Inc. Process for making a silicon-on-insulator ledge by implanting ions from silicon source
US20040229199A1 (en) * 2003-04-16 2004-11-18 Measured Progress, Inc. Computer-based standardized test administration, scoring and analysis system
US7074692B2 (en) * 2004-03-23 2006-07-11 Taiwan Semiconductor Manufacturing Company, Ltd. Method for reducing a short channel effect for NMOS devices in SOI circuits
US20060003306A1 (en) * 2004-07-02 2006-01-05 Mcginley Michael P Unified web-based system for the delivery, scoring, and reporting of on-line and paper-based assessments
US7586158B2 (en) * 2005-07-07 2009-09-08 Infineon Technologies Ag Piezoelectric stress liner for bulk and SOI

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