KR20030002701A - 반도체 소자의 트랜지스터 제조 방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 트랜지스터 제조 방법에 관한 것으로, 반도체 기판 상부의 소정 영역에 다수의 더미 게이트 패턴을 형성한 후 재산화 공정을 실시하여 산화막을 형성하는 단계와, 제 1 불순물 영역을 형성한 후 질화막 스페이서를 형성하는 동시에 반도체 기판 상부의 산화막을 제거하는 단계와, 제 2 불순물 영역을 형성한 후 전체 구조 상부에 더미 폴리실리콘막 상부가 노출되도록 층간 절연막을 형성하는 단계와, 더미 게이트 패턴을 제거하고 제 3 불순물 영역을 형성한 후 게이트 산화막을 형성하는 단계와, 상기 게이트 산화막이 제거된 부분에 금속층 및 질화막을 적층하는 단계에 의해 트랜지스터를 제조함으로써 금속층이 산화막 및 질화막 사이에 형성되므로 리프레쉬 특성을 향상시킬 수 있으며, 접합 캐패시턴스 및 핫 캐리어에 대한 신뢰성을 개선할 수 있는 반도체 소자의 트랜지스터 제조 방법이 제시된다.
Description
본 발명은 반도체 소자의 트랜지스터 제조 방법에 관한 것으로, 특히 리프레쉬 특성을 향상시킬 수 있고, 접합 캐패시턴스 및 핫 캐리어에 대한 신뢰성을 개선할 수 있는 반도체 소자의 트랜지스터 제조 방법에 관한 것이다.
반도체 소자의 소형화 및 고집적화에 따라 게이트 배선의 폭, 면저항 및 게이트 산화막의 두께가 점점 줄어들고 있다. 이와 같이 게이트 배선의 폭, 면저항 및 게이트 산화막의 두께가 줄어들게 되면 실리콘 산화막(SiO2)을 이용하여 게이트 산화막을 형성하고, 폴리실리콘막을 이용하여 게이트 전극을 형성하는 종래의 MOSFET 제조 공정에서 많은 문제점을 야기시키게 된다. 즉, 실리콘 산화막을 이용하여 게이트 산화막을 형성할 경우 터널 전류와 공정중 발생하는 손상(damage)에 의해 게이트 누설 전류가 증가된다. 그리고, 게이트 저항이 높아지게 되고, 게이트 전극의 공핍화로 인해 게이트 산화막을 소자의 최적화를 위한 얇은 두께로 형성할 수 없다. 또한, 게이트 전극으로 사용된 도프트 폴리실리콘막으로부터 채널 영역으로 이온이 확산되어 문턱 전압이 변하게 된다.
상기와 같은 폴리실리콘막을 게이트로 사용하는 MOSFET 공정의 문제점을 개선하기 위해 더미 게이트를 형성하고 소오스 및 드레인 영역을 형성한 후 금속을 이용하여 게이트 전극을 형성하는 공정이 제시되었는데, 이러한 공정을 도 1(a) 내지 도 1(c)를 이용하여 설명하면 다음과 같다.
도 1(a)를 참조하면, 반도체 기판(11)의 소정 영역에 소자 분리막(12)을 형성하여 액티브 영역과 소자 분리 영역을 확정한다. 반도체 기판(11) 상부에 더미 게이트 산화막(13) 및 더미 폴리실리콘막(14)을 형성한 후 게이트 마스크를 이용한 리소그라피 공정 및 식각 공정으로 이들을 패터닝하여 더미 게이트 패턴을 형성한다. 저농도 불순물 이온 주입 공정을 실시하여 반도체 기판(11)상에 저농도 불순물 영역을 형성한다. 그리고, 더미 게이트 패턴 측벽에 스페이서(15)를 형성한 후 고농도 불순물 이온 주입 공정을 실시하여 LDD 구조의 접합 영역(16)을 형성한다. 여기서, 소자의 특성에 따라 접합 영역(16)을 LDD 구조로 형성하지 않을 수도 있다. 이를 위해서 스페이서 형성 공정을 제외할 수 있고, 두번의 불순물 이온 주입 공정을 한번으로 줄일 수도 있다.
도 1(b)를 참조하면, 전체 구조 상부에 층간 절연막(17)을 형성한 후 CMP 공정을 실시하여 게이트 패턴의 상부를 노출시킨다. 그리고, 노출된 게이트 패턴, 즉 더미 폴리실리콘막(14) 및 더미 게이트 산화막(13)을 제거하여 반도체 기판(11)을 노출시키는 게이트 그루브(groove)를 형성한다. 필요에 따라 노출된 반도체 기판(11)상에 문턱 전압 조절 이온 주입 공정을 실시한다.
도 1(c)를 참조하면, 노출된 반도체 기판(11) 상부에 게이트 산화막(18)을 형성한 후 그루브가 완전히 매립되도록 전체 구조 상부에 금속층(19)을 형성한다.게이트 산화막(18)은 실리콘 산화막(SiO2)과 같은 일반적인 산화막으로 형성할 수 있고, 탄탈륨 산화막(Ta2O5)과 같은 고유전율 산화막으로 형성할 수도 있다. 또한, 금속층(19)은 텅스텐 또는 알루미늄등으로 형성할 수 있다. 그리고, 금속층(19)이 노출될 때까지 층간 절연막(17)을 연마한다.
상기한 바와 같은 트랜지스터 제조 방법은 소오스 및 드레인 접합 영역을 먼저 형성함으로써 이온 주입 공정을 실시한 후 충분한 열처리 공정을 실시할 수 있기 때문에 소오스 및 드레인 접합 영역의 저항을 작게할 수 있다. 그리고, 문턱 전압 조절 이온 주입 공정과 게이트 형성 공정 후 고온의 열처리 공정을 실시하지 않기 때문에 트랜지스터의 특성을 개선시킬 수 있다. 또한, 식각 공정에 의해 게이트를 패터닝하는 공정에서의 플라즈마에 의한 식각 손상을 방지할 수 있어 게이트 산화막의 신뢰성을 향상시킬 수 있다.
그러나, 상기와 같은 트랜지스터 제조 방법은 여러가지 장점에도 불구하고 다음과 같은 문제점이 발생된다. 즉, 게이트 재산화 공정이 불가능하기 때문에 핫 캐리어에 대한 신뢰성을 향상시키기 어렵게 된다. 그리고, 문턱 전압 조절 이온 주입 영역이 소오스 및 드레인 접합 영역과 중첩되는 부분이 발생될 수 있어 접합 캐패시턴스가 커지고, 핫 캐리어에 대한 신뢰성이 개선되지 않는다. 또한, 상기 트랜지스터 제조 방법은 셀 트랜지스터 제조 공정에 적용할 수 없는 문제점이 있다.
본 발명의 목적은 소오스 및 드레인 접합 영역의 저항을 줄일 수 있고, 트랜지스터의 특성을 향상시킬 수 있는 반도체 소자의 트랜지스터 제조 방법을 제공하는데 있다.
본 발명의 다른 목적은 문턱 전압 조절 이온 주입 영역이 접합 영역과 중첩되지 않도록 형성함으로써 접합 캐패시턴스를 낮출 수 있고, 핫 캐리어에 대한 신뢰성을 개선할 수 있는 반도체 소자의 트랜지스터 제조 방법을 제공하는데 있다.
도 1(a) 내지 도 1(c)는 종래의 반도체 소자의 트랜지스터 제조 방법을 설명하기 위해 순서적으로 도시한 소자의 단면도.
도 2(a) 내지 도 2(e)는 본 발명에 따른 반도체 소자의 트랜지스터 제조 방법을 설명하기 위해 순서적으로 도시한 소자의 단면도.
<도면의 주요 부분에 대한 부호의 설명>
11 및 201 : 반도체 기판12 및 202 : 소자 분리막
13 : 더미 게이트 산화막14 및 204 : 더미 폴리실리콘막
15 및 206 : 스페이서16 및 207 : 접합 영역
17 및 208 : 층간 절연막18 및 203 : 게이트 산화막
19 및 210 : 금속층205 : 산화막
209 : 채널 영역210 : 질화막
212 : 도전층
본 발명에 따른 반도체 소자의 트랜지스터 제조 방법은 반도체 기판 상부에 게이트 산화막 및 더미 폴리실리콘막을 순차적으로 형성하는 단계와, 상기 더미 폴리실리콘막 및 상기 게이트 산화막의 소정 영역을 식각하여 다수의 더미 게이트 패턴을 형성하는 단계와, 전체 구조 상부에 산화막을 형성한 후 제 1 불순물 이온 주입 공정을 실시하여 상기 반도체 기판상의 소정 영역에 제 1 불순물 영역을 형성하는 단계와, 전체 구조 상부에 제 1 절연막을 형성한 후 상기 제 1 절연막 및 상기 산화막을 전면 식각하여 상기 더미 폴리실리콘막 측벽에 스페이서를 형성하는 동시에 상기 반도체 기판을 노출시키는 단계와, 제 2 불순물 이온 주입 공정을 실시하여 상기 반도체 기판상의 소정 영역에 상기 제 1 불순물 영역과 일부 중첩되는 제 2 불순물 영역을 형성하여 접합 영역을 형성하는 단계와, 전체 구조 상부에 층간 절연막을 형성한 후 상기 더미 폴리실리콘막이 노출되도록 상기 층간 절연막을 연마하는 단계와, 상기 더미 폴리실리콘막을 제거하여 그루브를 형성한 후 제 3 불순물 이온 주입 공정을 실시하여 상기 반도체 기판상의 소정 영역에 제 3 불순물 영역을 형성하는 단계와, 상기 그루브가 일부 매립되도록 금속층을 형성한 후 상기 그루브가 완전히 매립되도록 제 2 절연막을 형성하는 단계를 포함하여 이루어진 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
도 2(a) 내지 도 2(e)는 본 발명에 따른 반도체 소자의 트랜지스터 제조 방법을 설명하기 위해 순서적으로 도시한 소자의 단면도이다.
도 2(a)를 참조하면, 반도체 기판(201)상의 소정 영역에 소자 분리막(202)을 형성하여 액티브 영역과 소자 분리 영역을 확정한다. 반도체 기판(201) 상부에 게이트 산화막(203) 및 더미 폴리실리콘막(204)을 순차적으로 형성한 후 게이트 마스크를 이용한 리소그라피 공정 및 식각 공정으로 이들을 패터닝하여 적어도 두개 이상의 더미 게이트 패턴을 형성한다. 게이트 산화막(203)은 실리콘 산화막(SiO2)와 같은 일반적인 산화막으로 형성할 수도 있고, 탄탈륨 산화막(Ta2O5)과 같은 고율전율 산화막으로 형성할 수도 있다. 그리고, 산화 공정을 실시하여 전체 구조 상부에 산화막(205)을 형성한다. 즉, 더미 폴리실리콘막(204)의 상부 및 측벽과 반도체 기판(201) 상부에 산화막(205)을 형성한다. 이때, 산화막(205)은 게이트 산화막(203)보다 두껍게 형성한다.
도 2(b)를 참조하면, 제 1 불순물 이온 주입 공정을 실시하여 반도체 기판(201)상에 제 1 불순물 영역을 형성한다. 그리고, 전체 구조 상부에 질화막을 형성한 후 질화막 및 산화막(205)을 전면 식각하여 질화막 스페이서(206)를 형성하는 동시에 반도체 기판(201)을 노출시킨다. 그리고, 제 2 불순물 이온 주입 공정을 실시한 후 열처리 공정을 실시하여 반도체 기판(201)상에 제 1 및 제 2 불순물 영역이 일부 중첩된 접합 영역(207)을 형성한다. 제 2 불순물 이온 주입 공정은 제 1 불순물 이온 주입 공정보다 높은 에너지로 실시한다. 전체 구조 상부에 층간 절연막(208)을 형성한 후 연마 공정을 실시하여 더미 폴리실리콘막(204)을 노출시킨다.
도 2(c)를 참조하면, 더미 폴리실리콘막(204)을 제거하여 게이트 산화막 (203)을 노출시키는 게이트 그루브를 형성한다. 문턱 전압을 조절하기 위한 제 3 불순물 이온 주입 공정을 실시하여 게이트 산화막(203) 하부의 소정 영역에 채널 영역(209)을 형성한다. 이때, 이온 주입 에너지를 조절하여 채널 영역(209)의 가운데 부분에서 불순물이 집중되도록 하고, 채널 영역(209)의 양쪽 끝부분에서는 산화막(205)에 불순물이 주입되지 않도록 한다. 여기서, 게이트 산화막(203)을 제거한 후 다른 산화막을 형성하여 게이트 산화막으로 사용할 수도 있다.
도 2(d)를 참조하면, 게이트 그루브가 완전히 매립되도록 전체 구조 상부에 금속층(210)을 형성한다. 전면 식각 공정을 실시하여 금속층(210)이 그루브의 일부를 남기고 매립되도록 한다. 그리고, 금속층(210)을 식각하는 과정에서 잔류된 산화막(205)을 습식 식각 공정으로 제거한다. 한편, 금속층(210)은 텅스텐 또는 알루미늄등으로 형성한다. 전체 구조 상부에 질화막(211)을 형성한 후 연마 공정을 실시하여 층간 절연막(208)이 노출되도록 한다. 이에 의해 그루브가 완전히 매립되며, 질화막(211)에 의해 금속층(210)의 상부가 캐핑(capping)된다.
도 2(e)를 참조하면, 층간 절연막(208)을 제거하여 접합 영역(207)을 노출시켜 비트라인 콘택 및 전하저장 전극 콘택을 형성한다. 그리고, 비트라인 콘택 및 전하저장 전극 콘택이 매립되도록 도전층(212)을 형성한다.
상술한 바와 같이 본 발명에 의하면 소오스 및 드레인 접합 영역을 형성한 후 충분한 열처리 공정을 실시할 수 있어 접합 영역의 저항을 작게할 수 있고, 문턱 전압 이온 주입 공정 및 게이트 형성 후 고온 공정을 실시하지 않아도 되기 때문에 트랜지스터의 특성을 개선할 수 있다. 그리고, 금속층이 산화막과 질화막 사이에 형성되므로 리프레쉬(refresh) 특성 및 금속 게이트의 신뢰성을 향상시킬 수 있다. 한편, 문턱 전압 조절 이온 주입에 의해 형성된 채널 영역이 접합 영역과 중첩되지 않기 때문에 최대 전계값을 낮출 수 있어 핫 캐리어에 대한 신뢰성을 향상시킬 수 있다. 또한, 게이트 양쪽 끝부분의 산화막 두께가 가운데 부분보다 두껍기 때문에 핫 캐리어에 대한 신뢰성을 향상시킬 수 있다.
Claims (7)
- 반도체 기판 상부에 게이트 산화막 및 더미 폴리실리콘막을 순차적으로 형성하는 단계와,상기 더미 폴리실리콘막 및 상기 게이트 산화막의 소정 영역을 식각하여 다수의 더미 게이트 패턴을 형성하는 단계와,전체 구조 상부에 산화막을 형성한 후 제 1 불순물 이온 주입 공정을 실시하여 상기 반도체 기판상의 소정 영역에 제 1 불순물 영역을 형성하는 단계와,전체 구조 상부에 제 1 절연막을 형성한 후 상기 제 1 절연막 및 상기 산화막을 전면 식각하여 상기 더미 폴리실리콘막 측벽에 스페이서를 형성하는 동시에 상기 반도체 기판을 노출시키는 단계와,제 2 불순물 이온 주입 공정을 실시하여 상기 반도체 기판상의 소정 영역에 상기 제 1 불순물 영역과 일부 중첩되는 제 2 불순물 영역을 형성하여 접합 영역을 형성하는 단계와,전체 구조 상부에 층간 절연막을 형성한 후 상기 더미 폴리실리콘막이 노출되도록 상기 층간 절연막을 연마하는 단계와,상기 더미 폴리실리콘막을 제거하여 그루브를 형성한 후 제 3 불순물 이온 주입 공정을 실시하여 상기 반도체 기판상의 소정 영역에 제 3 불순물 영역을 형성하는 단계와,상기 그루브가 일부 매립되도록 금속층을 형성한 후 상기 그루브가 완전히매립되도록 제 2 절연막을 형성하는 단계를 포함하여 이루어진 것을 특징으로 하는 반도체 소자의 트랜지스터 제조 방법.
- 제 1 항에 있어서, 상기 게이트 산화막은 실리콘 산화막 및 탄탈륨 산화막을 포함하는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조 방법.
- 제 1 항에 있어서, 상기 산화막은 상기 게이트 산화막보다 더 두껍게 형성하는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조 방법.
- 제 1 항에 있어서, 상기 제 2 불순물 이온 주입 공정은 상기 제 1 불순물 이온 주입 공정보다 높은 에너지로 실시하는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조 방법.
- 제 1 항에 있어서, 상기 제 3 불순물 이온 주입 공정은 문턱 전압을 조절하기 위한 불순물 이온 주입 공정인 것을 특징으로 하는 반도체 소자의 트랜지스터 제조 방법.
- 제 1 항에 있어서, 상기 제 1 및 제 2 절연막은 각각 질화막인 것을 특징으로 하는 반도체 소자의 트랜지스터 제조 방법.
- 제 1 항에 있어서, 상기 금속층은 텅스텐 및 알루미늄을 포함하는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조 방법.
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|---|---|---|---|
| KR1020010038400A KR20030002701A (ko) | 2001-06-29 | 2001-06-29 | 반도체 소자의 트랜지스터 제조 방법 |
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| Publication Number | Publication Date |
|---|---|
| KR20030002701A true KR20030002701A (ko) | 2003-01-09 |
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ID=27712400
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|---|---|
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Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100477542B1 (ko) * | 2001-12-26 | 2005-03-18 | 동부아남반도체 주식회사 | 반도체 소자의 트랜지스터 제조 방법 |
| US8492812B2 (en) | 2010-12-17 | 2013-07-23 | Hynix Semiconductor Inc. | Semiconductor device having dummy pattern and method of fabricating a semiconductor device comprising dummy pattern |
| KR20210038723A (ko) * | 2018-09-03 | 2021-04-07 | 어플라이드 머티어리얼스, 인코포레이티드 | 실리콘-함유 층들을 형성하는 방법들 |
-
2001
- 2001-06-29 KR KR1020010038400A patent/KR20030002701A/ko not_active Application Discontinuation
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
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