KR20060119354A - 리세스 게이트 전극 형성 방법 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 50
- 239000000758 substrate Substances 0.000 claims abstract description 31
- 229920002120 photoresistant polymer Polymers 0.000 claims abstract description 22
- 238000002955 isolation Methods 0.000 claims abstract description 18
- 239000012535 impurity Substances 0.000 claims abstract description 5
- 238000009792 diffusion process Methods 0.000 claims abstract description 3
- 238000005468 ion implantation Methods 0.000 claims abstract description 3
- 238000005530 etching Methods 0.000 claims description 37
- 238000001312 dry etching Methods 0.000 claims description 7
- 238000009413 insulation Methods 0.000 abstract 2
- 239000010408 film Substances 0.000 description 51
- 239000010410 layer Substances 0.000 description 35
- 239000007789 gas Substances 0.000 description 22
- 239000004065 semiconductor Substances 0.000 description 19
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 18
- 229910052710 silicon Inorganic materials 0.000 description 18
- 239000010703 silicon Substances 0.000 description 18
- 229910052581 Si3N4 Inorganic materials 0.000 description 10
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 10
- 229920000642 polymer Polymers 0.000 description 8
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 5
- 229920005591 polysilicon Polymers 0.000 description 5
- 230000015572 biosynthetic process Effects 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 4
- 229910021342 tungsten silicide Inorganic materials 0.000 description 4
- 239000003990 capacitor Substances 0.000 description 3
- 230000007423 decrease Effects 0.000 description 3
- 238000005137 deposition process Methods 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 125000006850 spacer group Chemical group 0.000 description 2
- 238000004380 ashing Methods 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 230000005764 inhibitory process Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 230000014759 maintenance of location Effects 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 239000002245 particle Substances 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 230000000149 penetrating effect Effects 0.000 description 1
- 230000002250 progressing effect Effects 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66613—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation
- H01L29/66621—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation using etching to form a recess at the gate location
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/1025—Channel region of field-effect devices
- H01L29/1029—Channel region of field-effect devices of field-effect transistors
- H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
- H01L29/1037—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure and non-planar channel
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42356—Disposition, e.g. buried gate electrode
- H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
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- H10B12/05—Making the transistor
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- Condensed Matter Physics & Semiconductors (AREA)
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Abstract
리세스 채널 트랜지스터에 포함되는 게이트 전극 형성 방법에 개시되어 있다. 먼저, 도핑 영역을 갖는 반도체 기판 상에 패드 산화막을 형성하고, 포토레지스트 패턴을 형성한다. 상기 포토레지스트 패턴을 식각 마스크로 상기 패드 산화막 및 반도체 기판을 선택적으로 식각하여 게이트 트렌치를 형성한다. 이어서, 상기 게이트 트렌치 내부 및 반도체 기판 상에 게이트 전극을 형성한다. 상기 식각 마스크로서 포토레지스트 패턴을 사용함으로써 기존에 사용되는 실리콘 산화 질화막 패턴을 형성하기 위한 증착 공정, 사진 공정 및 식각 공정 을 생략함으로써 공정을 단순화할 수 있다.
Description
도 1 내지 도 9는 본 발명의 바람직한 일 실시예에 따른 리세스 게이트 전극 형성 방법을 설명하기 위한 개략적인 공정 단면도들이다.
* 도면의 주요부분에 대한 부호의 설명 *
100 : 반도체 기판 102a : 제1패드 산화막 패턴
104 : 제1하드 마스크 106 : 소자 분리 트렌치
108 : 절연막 라이너 110 : 필드 산화막
112 : 제2패드 산화막 114a : 제1 포토레지스트 패턴
116a : 소오스/드레인 영역 118 : 게이트 트렌치
120 : 게이트 절연막 122 : 폴리실리콘막 패턴
124 : 텅스텐 실리사이트 패턴 126 : 제2하드 마스크 패턴
128 : 게이트 전극 라인 130 : 스페이서
132 : 스토리지 노드 콘택 134 : 커패시터
본 발명은 게이트 전극 형성 방법에 관한 것이다. 보다 상세하게는, 리세스 채널 트랜지스터(recess channel transistor : RCT)에 포함되는 게이트 전극의 형성 방법에 관한 것이다.
반도체 장치가 고집적화됨에 따라 소자형성 영역 즉, 액티브 영역의 크기가 줄어들게 되었고, 이에 따라 액티브 영역에 형성되는 MOS 트랜지스터(metal oxide semiconductor transistor) 의 채널 길이가 서브-마이크론(sub-micron)급 이하로 줄어들게 되었다. MOS 트랜지스터의 채널 길이가 작아지면, 채널 영역에서의 전계나 전위에 미치는 소오스 및 드레인의 영향이 현저해진다. 이러한 현상을 숏-채널 효과(short channel effect)라 하며, 이는 문턱 전압(threshold voltage : Vth)의 저하 및 소오스/ 드레인 간 내압(breakdown voltage)의 저하 등의 문제점을 발생시킨다.
반도체 장치들 중에서 특히 디램(DRAM) 장치의 경우, 메모리 용량을 증가시키기 위해 작을 수평 면적 내에 단위 셀(cell)들을 많이 형성하여야 한다. 그러나, 각 셀에 포함되는 커패시터(capacitor)의 커패시턴스(capacitance)가 감소되는 것은 허용하고 있지 않기 때문에, 셀의 집적화를 위해 상기 게이트 전극의 길이를 감소시키고 있다. 상기 게이트 길이가 감소되는 경우, 채널의 길이가 감소되어 상기 설명한 숏-채널 효과가 발생하게 되고 이에 따라 문턱 전압의 감소 및 누설 전류 증가 등의 문제가 심화된다. 더구나, 셀이 집적화되면서 이웃하는 게이트 전극들 사이의 거리도 매우 가까워지고 있어, 상기 게이트 전극들 사이에 미세한 콘택(contact)을 형성하는 것이 용이하기 않아서 콘택 낫 오픈(contact not open) 및 콘택 저항 불량 등도 크게 증가되고 있다.
이러한 문제를 최소화시키기 위해, 상기 숏-채널 효과를 방지하고, 리프레쉬(refresh)특성을 향상시키기 위해 상기 게이트 전극의 수평 면적은 증가시키지 않으면서도 물리적으로 게이트 전극의 채널의 길이를 증가시키는 리세스 채널 트랜지스터(recess channel transistor)에 대한 연구가 활발히 진행되고 있다. 상기 리세스 채널 트랜지스터는 게이트가 형성되는 부위의 반도체 기판에 트렌치가 구비되어 있고, 상기 트렌치 내에 게이트 전극이 구비되어 있어, 상기 트렌치의 내벽 및 저면을 따라 채널이 형성되는 트랜지스터이다.
상기 리세스 채널 트랜지스터의 게이트 트렌치를 형성하는 방법에 대하여 간단하게 설명하면, 액티브 및 필드 영역이 구분된 반도체 기판 상에 중온 산화막을 증착하고, 상기 중온 산화막 상에 트렌치 게이트를 형성하기 위한 하드 마스크 막을 형성한다. 상기 하드 마스크 막으로 통상적으로 실리콘 산화 질화막(SiON, silicon oxynitride)이 사용된다.
상기 하드 마스크 막을 사진 공정으로 식각하여 하드 마스크 패턴을 형성하는데 이때, 상기 실리콘 산화 질화막 및 중온 산화막을 식각하는 공정은 CH2F2, CF4 및 O2가스를 혼합되어 있는 에칭 가스를 사용하여 수행된다. 이들 에칭 가스는 고분자 과다 가스(polymer rich gas)들이며, 특히 페리 영역(peri area)에서 고분자들이 과다하여 쌓이고, 이는 노광 공정 시 오버레이 키(overlay key)의 오픈(open)을 어렵게 한다.
또한, 상기 에칭 가스의 고분자는 실리콘 산화 질화막 식각 시, 포토레지스트에 고분자를 증착시켜 포토레지스트의 형태를 변형시킨다. 이로 인하여 하드 마스크 패턴에 불필요한 패턴이 더 형성될 수 있으며, 이는 트랜지스터의 특성을 열화시키는 원인이 되기도 한다.
본 발명의 목적은 공정을 단순화하여 게이트 트렌치를 형성하기 위한 하드 마스크 패턴 시 발생되는 문제점을 해결하기 위한 리세스 게이트 전극 형성 방법을 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명의 일 실시예에 따른 리세스 게이트 전극 형성 방법은, 도핑 영역을 갖는 기판 상에 불순물의 아웃 디퓨즈(out diffusion)를 방지하기 위한 패드 산화막을 형성하고, 상기 패드 산화막 상에 포토레지스트 패턴을 형성한다. 이어서, 상기 포토레지스트 패턴을 식각 마스크로 상기 패드 산화막 및 기판을 식각하여 게이트 트렌치를 형성하고, 상기 게이트 트렌치를 매립하면서 상기 기판 상에 돌출되는 게이트 전극을 형성한다.
상기 게이트 트렌치는 건식 식각 공정에 의해 형성될 수 있다.
상기와 같은 본 발명에 따르면, 종래의 하드 마스크 패턴을 식각 마스크로 사용하여 게이트 트렌치를 형성할 시에 야기되는 문제점을 대부분 해결할 수 있으며, 보다 단순한 공정에 의해 상기 게이트 트렌치를 형성할 수 있다.
이하, 본 발명에 따른 바람직한 실시예에 따른 리세스 게이트 전극 형성 방 법에 대해 첨부된 도면들을 참조하여 상세하게 설명하면 다음과 같다.
도 1 및 도 9는 본 발명의 일 실시예에 따른 리세스 게이트 전극 형성 방법을 설명하기 위한 개략적인 공정 단면도들이다.
도 1을 참조하면, 반도체 기판(100)에 제1패드 산화막(102) 및 하드 마스크용 제1실리콘 질화막(도시되지 않음)을 형성한다. 상기 제1패드 산화막(102)은 상기 제1실리콘 질화막이 반도체 기판과 직접 접촉할 때 발생하는 스트레스를 감소시키기 위해 형성된다. 이때, 선택적으로 제1실리콘 질화막 상에 반사 방지막(도시되지 않음)을 더 형성할 수 있다.
이이서, 상기 제1실리콘 질화막에 사진 식각 공정을 수행하여 제1하드 마스크 패턴(104)을 형성한다. 제1하드 마스크 패턴(104)은 상기 반도체 기판(100)에서 필드 영역에 해당하는 부위를 선택적으로 노출되도록 형성된다.
도 2를 참조하면, 상기 제1하드 마스크 패턴(104)을 식각 마스크로 사용하여 상기 제1패드 산화막(102)을 건식 식각하여 제1패드 산화막 패턴(102a)을 형성하고, 계속하여 상기 반도체 기판을 건식 식각하여 소자 분리 트렌치(106)를 형성한다. 이때, 상기 분리 트렌치(106)는 건식 식각의 특성상 도시된 바와 같이 상부의 개부 부위가 바닥면에 비해 넓게 형성되도록 측벽에 일정한 경사를 갖는다.
상기 소자 분리 트렌치(106)를 형성한 후, 이전의 건식 식각 공정 시에 발생한 표면 데미지(damage)를 큐어링(curing)하기 위해 상기 소자 분리 트렌치 표면을 열 산화시킨다. 상기 공정에 의해, 상기 소자 분리 트렌치에는 매우 얇은 두께의 열 산화막(도시되지 않음)이 형성된다.
상기 열 산화막이 형성되어 있는 상기 소자 분리 트렌치(106)의 내측면과 저면, 상기 제1패드 산화막 패턴(102a) 및 제1하드 마스크 패턴(104)의 표면에 수백Å의 얇은 두께로 절연막 라이너(108)를 형성한다. 상기 절연막 라이너(108)는 이후 공정에 의해 상기 소자 분리 트렌치(106) 내에 채워지는 필드 산화막(110) 내부의 스트레스를 감소시키고, 불순물 이온들이 필드 영역 내로 침투하는 것을 방지하기 위해 형성된다. 상기 절연막 라이너(108)는 특정한 식각 조건 하에서 상기 필드 산화막(110)과의 식각 선택비가 높은 물질로 형성되어야 하며, 예컨대, 실리콘 질화물(SiN)로 형성될 수 있다.
도 3을 참조하면, 상기 질화막 라이너(108)가 형성되어 있는 소자 분리 트렌치(106) 내부 및 상기 제1하드 마스크 패턴(104) 사이의 갭(gap)에 산화막(도시되지 않음)을 채워 넣는다. 이어서, 상기 제1하드 마스크 패턴(104)이 노출되도록 상기 산화막을 연마하여 필드 산화막(110)을 형성한 후, 상기 필드 산화막(110) 양측에 형성되어 있는 상기 제1하드 마스크 패턴(104)을 제거한다.
상기 설명한 공정들을 수행하여 반도체 기판에 액티브 영역 및 필드 영역을 구분한다. 여기서, 상기 필드 산화막(110)이 형성되어 있는 부위는 필드 영역이 되고, 상기 필드 산화막(110)이 형성되어 있지 않고 반도체 기판(100)이 노출된 부위는 액티브 영역이 된다.
이어서, 상기 액티브 영역에서 예비 소오스 및 드레인(116)을 형성하기 위한 이온 주입 공정을 수행한다. 상기 예비 소오스 및 드레인 영역(116)은 이후의 게이트 트렌치를 형성하기 위한 식각 공정을 수행하여 소오스 및 드레인 영역(도시되지 않음)으로 전환된다.
도 4 및 도 5를 참조하면, 상기 액티브 영역 및 필드 영역이 구분된 반도체 기판(100) 상에 제2패드 산화막(112)을 증착한다. 상기 제2패드 산화막(112)은 중온 산화막(MTO :middle temperature oxide)으로 50 내지 200Å정도의 얇은 두께로 증착한다. 상기 제2패드 산화막(112)은 후속의 열을 수반하는 공정을 수행할 때 반도체 기판(100)에 도핑되어 있는 불순물들이 상부막 쪽으로 아웃 디퓨즈(out diffuse)하는 것을 방지하는 기능을 수행한다.
이어서, 상기 제2패드 산화막(112) 상에 게이트 트렌치(도지되지 않음)를 형성하기 위한 제1포토레지스트 막(114)을 코팅한다. 상기 제1포토레지스트 막(114)에 사진 공정을 수행함으로서 제1포토레지스트 패턴(114a)을 형성한다.
도 6을 참조하면, 상기 제1포토레지스트 패턴(114a)을 식각 마스크로 상기 제2패드 산화막(112) 및 반도체 기판(100)을 건식 식각함으로써 제2패드 산화막 패턴(112a) 및 게이트 트렌치(118)를 형성한다. 상기 식각 공정에서 노출되어 있는 필드 산화막(110)은 식각되지 않도록 하여야 하므로, 상기 식각 공정은 상기 반도체 기판(100)과 필드 산화막(110)간의 식각 선택비가 매우 높은 조건으로 수행하여야 한다. 상기 식각 공정에서 주 식각 가스로 SF6 ,O2 및 Ar가스를 포함한다.
이어서, 도 7을 참조하면, 상기 제1포토레지스트 패턴(114a)을 에싱(ashing) 및 스트립(strip) 공정에 의해 제거한다. 또한, 제2패드 산화막 패턴(112a)도 함께 제거한다. 그러나, 상기 게이트 트렌치(118) 측벽에 노출되어 있는 절연막 라이너 (102b)는 거의 제거되지 않고 남아 있게 된다.
한편, 상기 게이트 트렌치(118)를 형성함으로써 상기 게이트 트렌치(118)의 양측으로 소오스 및 드레인 영역(116a)이 완성된다.
상기와 같은 방법으로 게이트 트렌치(118)를 형성함으로써, 종래에 식각 마스크로써 실리콘 산화 질화막 패턴을 사용하지 않아 상기 실리콘 산화 질화막 패턴을 형성하기 위한 증착 공정, 사진 공정 및 식각 공정이 생략되어 공정을 단순화시킬 수 있으며, 실리콘 산화 질화막을 패터닝하는 동안 사용되는 식각 가스(예컨대, CH2F2, CF4 및 O2가스를 혼합되어 있는 에칭 가스)로 인한 고분자 파티클 잔류 등과 같은 문제점을 원천 봉쇄할 수 있다.
또한, 상기 SF6을 포함하는 식각 가스를 사용함으로써 종래에 사용되던 식각 가스 예컨대, CHxFy와 같은 고분자로 인한 공정의 난점을 극복할 수 있다.
보다 상세하게, 전술한 바와 같이 종래에는 하드 마스크로써 실리콘 산화 질화막 패턴을 사용하였다. 이때, 실리콘 산화 질화막을 실리콘 산화 질화막 패턴으로 식각하기 위하여 CH2F2, CF4 및 O2가스를 혼합한 식각 가스를 사용하는데, 이들 가스는 고분자 과다 가스로써 식각 공정을 수행하는 동안, 페리 영역의 패턴에 고분자를 잔류시키는 문제점이 발생된다. 또한, 상기 종래의 식각 가스는 패턴을 변형시킬 수 있어 패턴의 신뢰성을 떨어뜨린다. 상기와 같은 문제점은 하드 마스크로써 포토레지스트 패턴을 사용함으로써 원천적으로 해결할 수 있다.
상기 식각 가스 중 SF6 가스의 비율을 조절함으로써 상기 게이트 트렌치 (118)의 내벽 하부를 둥글고 넓게 형성(bowing)할 수 있다. 상세하게, 상기 게이트 트렌치(118) 하부 내벽을 SF6 가스의 비율을 증가시킨 식각 가스를 사용하여 둥글고 넓게 형성시킨다. 이로 인하여 상기 필드 영역과 액티브 영역 사이에 실리콘 펜스(Silicon fence) 생성을 억제할 수 있다.
자세하게 설명하면, 상기 게이트 트렌치(118)는 상기 소오스/드레인 영역(116a)과 접하는 내측벽 부위를 제외하고는 내측벽이 필드 절연막(110)과 접하도록 형성되는 것이 바람직하다.
그런데, 상기 필드 절연막(110)을 형성하기 위한 소자 분리 트렌치(106) 및 상기 게이트 트렌치(118)는 각각 이방성 식각 공정에 의해 형성되고, 상기 이방성 식각 공정의 특성상 상기 각 트렌치들의 개부 부위는 상부가 하부에 비해 크게 되도록 측벽 기울기를 갖게 된다. 즉, 상기 필드 절연막(110) 및 게이트 트렌치(118)의 각 측벽 프로파일은 서로 다른 방향으로 기울어지게 형성되고, 이로 인해, 상기 필드 절연막(110) 및 게이트 트렌치(118)의 측벽 사이에는 실리콘이 완전히 제거되지 않고 남아있는 실리콘 펜스가 형성된다.
상기 실리콘 펜스가 형성되는 경우, 후에 형성될 리세스 채널 트랜지스터는 상기 실리콘 펜스를 따라 기생적으로 채널이 형성되므로 채널 길이 증가 등의 효과를 기대할 수 없으며, 신뢰성이 저하된다. 따라서, 상기 게이트 트렌치(118) 하부 내벽을 둥글고 넓게 형성함으로써 상기 게이트 트렌치(118)와 상기 필드 절연막(110)과 접하도록 하여 실리콘 펜스의 형성을 억제한다.
도 8을 참조하면, 상기 게이트 트렌치(118)의 측벽 및 저면에 게이트 절연막(120)을 형성한다. 상기 게이트 절연막(120)을 열 산화 공정에 의해 형성하는 경우, 상기 게이트 트렌치에 의해 노출되어 있는 반도체 기판(100) 부위에만 선택적으로 게이트 절연막(120)이 형성된다.
이어서, 상기 게이트 절연막(120)이 형성되어 있는 게이트 트렌치(118) 내부를 완전히 채우도록 폴리실리콘막(도시되지 않음)을 증착시킨다. 상기 폴리실리콘막 상에 텅스텐 실리사이드 막(도시되지 않음)을 형성하고 난 후, 제2하드 마스크 패턴으로 제공되는 제2실리콘 질화막(도시되지 않음)을 형성한다.
상기 제2실리콘 질화막 상에 제2포토레지스트 막(도시되지 않음)을 코팅하고, 상기 제2포토레지스트 막을 패터닝하여 라인형의 게이트 전극을 형성하기 위한 제2포토레지스트 패턴(도시도지 않음)을 형성한다. 상기 제2포토레지스트 패턴은 적어도 상기 게이트 트렌치가 마스킹(masking)되도록 형성한다.
상기 제2포토레지스트 패턴을 식각 마스크로 상기 제2실리콘 질화막을 식각하여 제2하드 마스크 패턴(126)을 형성한다. 이어서, 상기 제2하드 마스크 패턴을 마스크로 상기 텅스텐 실리사이드막, 폴리실리콘막을 패터닝하여 텅스텐 실리사이트 패턴(124) 및 폴리실리콘막 패턴(122)이 적층된 형태의 게이트 전극 라인(128)을 형성한다. 상기 단위 액티브 영역 상에는 제2의 게이트 전극 라인(도시되지 않음)이 형성된다.
이어서, 상기 게이트 전극 라인, 게이트 절연막 및 반도체 기판의 표면에 실리콘 질화막(도시되지 않음)을 증착하고, 이를 이방성으로 식각하여 상기 게이트 전극 라인(128) 및 게이트 절연막 측벽에 스페이서(spacer, 130)를 형성한다.
도 9를 참조하면, 상기 게이트 전극 라인을 매몰하는 층간 절연막을 형성하고, 상기 소오스 및 드레인과 접속하는 콘택 플러그(contact plug)들을 형성한다. 상기 소오스와 접속하는 콘택 플러그와 전기적으로 접속하는 비트 라인을 형성한다. 상기 드레인과 접속하는 콘택 플러기와 전기적으로 접속하는 스토리지 노드 콘택(storage nod contact, 132)을 형성한다. 이어서, 상기 스토리지 노드 콘택(132)과 접속하는 커패시터(capacitor, 134)를 형성한다.
상술한 바와 같이, 본 발명의 바람직한 실시예에 따르면, 게이트 트렌치를 형성하기 위한 식각 마스크로 포토레지스트 패턴을 사용함으로써, 종래에 식각 마스크로 사용되던 실리콘 산화 질화막 패턴을 형성하는 동안 발생되던 문제점들을 원천적으로 해결할 수 있다.
또한, 상기 실리콘 산화 질화막 패턴을 형성하기 위하여 수행되던 증착 공정, 사진 공정 및 식각 공정을 생략함으로써 공정을 단순화시킬 수 있다.
한편, 반도체 기판을 식각하여 게이트 트렌치를 형성하는 공정 시, 식각 가스 중 SF6 가스의 비율을 조절함으로써 상기 게이트 트렌치의 하부 내벽이 둥글고 넓게 형성(bowing)되도록 하여, 실리콘 펜스(Silicon fence) 생성을 억제하여 기생 채널의 형성을 감소시킬 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
Claims (5)
- 도핑 영역을 갖는 기판 상에 불순물의 아웃 디퓨즈(out diffusion)를 방지하기 위한 패드 산화막을 형성하는 단계;상기 패드 산화막 상에 포토레지스트 패턴을 형성하는 단계;상기 포토레지스트 패턴을 식각 마스크로 상기 패드 산화막 및 기판을 식각하여 게이트 트렌치를 형성하는 단계; 및상기 게이트 트렌치를 매립하면서 상기 기판 상에 돌출되는 게이트 전극을 형성하는 단계를 포함하는 리세스 게이트 전극 형성 방법.
- 제1항에 있어서, 상기 게이트 트렌치는 건식 식각 공정에 의해 형성되는 것을 특징으로 하는 리세스 게이트 전극 형성 방법.
- 제2항에 있어서, 상기 건식 식각 공정은 SF6, O2 및 Ar을 포함하는 식각 가스를 사용하여 수행되는 것을 특징으로 하는 리세스 게이트 전극 형성 방법.
- 제3항에 있어서, 상기 SF6을 포함하는 식각 가스의 사용하여 건식 식각 공정을 수행하는 동안, 상기 식각 가스 중 SF6의 비율을 변화시켜 상기 게이트 트렌치의 하부 내벽을 둥글고 넓게 형성하는 것을 특징으로 하는 리세스 게이트 전극 형성 방법.
- 제1항에 있어서, 도핑 영역을 갖는 기판은,상기 기판 상에 필드 영역을 노출시키는 마스크 패턴을 형성하는 단계;상기 마스크 패턴을 식각 마스크로 상기 노출된 기판을 식각하여 소자 분리 트렌치를 형성하는 단계;상기 소자 분리 트렌치를 채우도록 상기 소자 분리 트렌치 및 마스크 패턴 상에 소자 분리용 절연막을 형성하는 단계;상기 절연막을 상기 마스크 패턴의 상부가 노출되도록 평탄화하는 단계;상기 마스크 패턴을 제거하는 단계; 및상기 노출된 기판에 선택적으로 소오스 및 드레인의 형성하기 위하여 이온 주입 공정을 수행하여 도핑 영역을 형성하는 단계를 수행하여 형성하는 것을 특징으로 하는 리세스 게이트 전극 형성 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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ID=37706229
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| KR1020050042293A KR20060119354A (ko) | 2005-05-20 | 2005-05-20 | 리세스 게이트 전극 형성 방법 |
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-
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| US8487399B2 (en) | 2008-08-04 | 2013-07-16 | Hynix Semiconductor Inc. | Semiconductor device and method of fabricating the same |
| US8604561B2 (en) | 2008-08-04 | 2013-12-10 | Hynix Semiconductor Inc. | Semiconductor device and method of fabricating the same |
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