KR101045374B1 - 트랜지스터의 게이트 형성 방법 - Google Patents
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Abstract
반도체 기판에 활성영역을 설정하게 측벽 산화물층, 질화물 라이너(liner) 및 트렌치 소자분리 절연층을 형성하고, 활성 영역을 가로지르는 리세스(recess)홈을 형성한다. 리세스홈 측부로 노출되는 측벽 산화물층 부분을 1차 리세스(recess)하는 1차 습식 세정하고, 노출되는 질화물 라이너 부분을 인산 용액으로 2차 리세스시켜 측벽 산화물층 부분의 노출되는 표면을 확장시키는 2차 습식 세정을 수행한다. 측벽 산화물층 부분을 3차 리세스하여 리세스홈의 바닥 가장자리의 경계에 오목한 채널 모트(channel moat)를 형성하는 건식 세정(dry cleaning)을 수행하고, 활성 영역 상에 게이트 유전층을 형성한 후, 리세스홈을 채우는 게이트를 형성하는 트랜지스터의 게이트 형성 방법을 제시한다.
채널 모트, 건식 세정, 인산, 리세스 게이트
Description
본 발명은 반도체 소자에 관한 것으로, 특히, 트랜지스터의 게이트 형성 방법에 관한 것이다.
반도체 소자의 집적도의 증가에 따라 축소된 디자인 룰(design rule)에서 셀 메모리(cell memory) 트랜지스터의 동작 특성의 신뢰성을 확보하기 위해서, 리세스 채널 어레이 트랜지스터(recess channel array transistor) 구조가 채용되고 있다. 반도체 기판의 활성 영역(active region)의 일부를 식각하여 리세스홈을 형성하고, 리세스 홈에 채워지는 리세스 게이트(gate)를 형성함으로써 드레인(drain) - 소스(source) 간의 채널 길이를 제한된 셀 면적에서 보다 길게 확보하고 있다.
한편, 디자인 룰이 40㎚ 이하로 축소됨에 따라 유발되고 있는 소자분리 영역에서의 트렌치(trench) 채움 불량을 극복하기 위해서, 소자분리 절연층으로 고밀도플라즈마 산화물(High Density Plasam oxide)을 이용하는 대신에 스핀온유전층(SOD: Spin On Dielectric)과 같은 유동성 절연층을 이용하고자하는 시도를 고려할 수 있다. SOD층은 스핀 코팅(spin coating)을 이용하여 절연층을 소자분리층 내 에 충진시킴으로써, 채움 불량(fill failure)을 억제하는 데 유효할 것으로 평가되지만, SOD 절연층이 HDP 산화물층이나 열적 산화물(thermal oxide)에 비해 높은 습식 식각율을 가지는 특성은 리세스 게이트 형성 과정에서 상당히 높은 SOD 절연층의 손실(loss)을 유발하는 것으로 실험적으로 평가된다. 리세스홈을 형성한 후 리세스홈이 형성된 활성영역 상에 게이트 유전층을 형성하게 된다. 게이트 유전층을 형성하기 이전의 사전 세정(pre cleaning) 과정에서 단순히 불산(HF)과 같은 세정액을 이용할 경우, SOD 절연층의 과도한 손실이 유발되게 된다. 따라서, SOD 절연층의 손실을 억제하는 세정 과정의 개발이 요구되고 있다.
그런데, 리세스홈을 형성한 후 게이트 유전층을 형성하기 이전의 사전 세정 과정은, 단순히 리세스홈을 형성하는 데 사용된 건식 식각(dry etch)에 수반된 부산물을 제거하여 표면을 깨끗한 상태로 유지하기 위해서 수행될 뿐만 아니라, 이러한 세정 과정에서 리세스홈의 바닥 또는 측벽의 활성영역 부분과 소자분리 절연층의 경계에 모트(moat)를 유도하기 위한 목적을 가진다. 이러한 활성영역과 소자분리 절연층의 경계에서의 모트는 리세스 트랜지스터의 채널 특성에 큰 영향을 주는 요소로 평가되며, 트랜지스터 동작의 신뢰성 확보를 위해 이러한 채널 모트의 확보가 주요하게 평가되고 있다.
따라서, SOD 절연층의 손실을 억제하면서도 채널 모트를 유효한 깊이로 확보할 수 있는, 리세스홈 형성 후 게이트 유전층 형성 전의 사전 세정 과정의 개발이 요구되고 있다.
본 발명은 리세스홈을 형성한 후 게이트 유전층 형성 전에 채널 모트를 확보할 수 있는 세정 과정을 도입한 리세스 채널 어레이 트랜지스터의 게이트 형성 방법을 제시하고자 한다.
본 발명의 일 관점은, 반도체 기판에 활성영역을 설정하게 측벽 산화물층, 질화물 라이너(liner) 및 트렌치 소자분리 절연층을 형성하는 단계; 상기 활성 영역을 가로지르는 리세스(recess)홈을 형성하는 단계; 상기 리세스홈 측부의 상기 질화물 라이너 부분을 인산 용액으로 1차 리세스시켜 상기 측벽 산화물층 부분의 노출되는 표면을 확장시키는 습식 세정 단계; 상기 측벽 산화물층 부분을 2차 리세스하여 상기 리세스홈의 바닥 가장자리 경계에 오목한 채널 모트(channel moat)를 형성하는 건식 세정(dry cleaning) 단계; 상기 활성 영역 상에 게이트 유전층을 형성하는 단계; 및 상기 게이트 유전층 상에 상기 리세스홈을 채우는 게이트를 형성하는 단계를 포함하는 트랜지스터의 게이트 형성 방법을 제시한다.
상기 트렌치 소자분리 절연층은 폴리실라잔(polysilazane)을 도포하여 형성되는 스핀온유전층(SOD)을 포함할 수 있다.
상기 건식 세정 단계는 기상 불산(HF)을 이용하여 수행될 수 있다.
본 발명의 다른 일 관점은, 반도체 기판에 활성영역을 설정하게 측벽 산화물층, 질화물 라이너(liner) 및 트렌치 소자분리 절연층을 형성하는 단계; 상기 활성 영역을 가로지르는 리세스(recess)홈을 형성하는 단계; 상기 리세스홈 측부로 노출되는 상기 측벽 산화물층 부분을 1차 리세스(recess)하는 1차 습식 세정 단계; 상기 1차 습식 세정에 의해 노출되는 상기 질화물 라이너 부분을 인산 용액으로 2차 리세스시켜 상기 측벽 산화물층 부분의 노출되는 표면을 확장시키는 2차 습식 세정 단계; 상기 측벽 산화물층 부분을 3차 리세스하여 상기 리세스홈의 바닥 가장자리의 경계에 오목한 채널 모트(channel moat)를 형성하는 건식 세정(dry cleaning) 단계; 상기 활성 영역 상에 게이트 유전층을 형성하는 단계; 및 상기 게이트 유전층 상에 상기 리세스홈을 채우는 게이트를 형성하는 단계를 포함하는 트랜지스터의 게이트 형성 방법을 제시한다.
상기 1차 습식 세정 단계는 불산(HF) 용액을 이용하여 수행될 수 있다.
상기 건식 세정 단계 이전에 상기 제2습식 세정 단계 이후에, 상기 측벽 산화물층 부분을 추가 식각하게 불산(HF) 용액을 이용하여 제3습식 세정을 수행하는 단계를 더 수행할 수 있다. 상기 제3습식 세정 단계는 상기 건식 세정 단계가 수행되는 시간보다 짧고 상기 제1습식 세정 단계가 수행되는 시간 보다 길게 수행될 수 있다. 상기 건식 세정 단계는 상기 제2습식 세정 단계가 수행되는 시간보다 짧고 상기 제1습식 세정 단계가 수행되는 시간 보다 길게 수행될 수 있다.
본 발명의 실시예는 리세스홈을 형성한 후 게이트 유전층 형성 전에 채널 모트를 확보할 수 있는 세정 과정을 도입한 리세스 채널 어레이 트랜지스터의 게이트 형성 방법을 제시할 수 있다.
도 1 내지 도 9는 본 발명의 실시예에 따른 트랜지스터의 게이트 형성 방법을 보여주는 도면들이다.
도 1 및 도 2를 참조하면, 실리콘(Si) 기판과 같은 반도체 기판에 활성영역(active region: 100)을 설정하게 얕은트랜치소자분리(STI: Shallow Trench Isolation) 공정을 수행한다. 반도체 기판의 활성영역(100) 이외의 부분에 트렌치를 형성한 후, 트렌치를 채우는 트렌치 소자분리 절연층(200)을 형성한다. 이때, 디자인 룰이 40㎚ 이하로 감소됨에 따라 트렌치의 종횡비(aspect ratio)가 증가되고, 종횡비가 증가된 트렌치를 채움 불량(filling failure)없이 채우기 위해서 트렌치 소자분리 절연층(200)은 스핀온유전층(SOD: Spin On Dielectric)으로 형성된다. 유동성 절연물질인 폴리실라잔(polysilazane)을 도포하고 큐어링(curing)하여 트렌치 소자분리 절연층(200)을 형성한다.
트렌치 소자분리 절연층(200)을 형성하기 이전에, 트렌치의 측벽, 즉, 활성영역(100)을 측벽 산화시켜 측벽 산화물층(210)을 형성하고, 측벽 산화물층(210) 상에 실리콘질화물(Si3N4)층의 질화물 라이너(nitride liner: 230)을 형성한다. 질화물 라이너(230) 상에 실리콘 산화물의 산화물 라이너를 추가로 더 형성할 수 있다. 이후에, 질화물 라이너(230) 상에 트렌치를 채우게 폴리실라잔을 도포하고 큐어링하여 트렌치 소자분리 절연층(200)을 형성한다. 이러한 트렌치 소자분리 절연층(200)에 의해서 메모리 셀 트랜지스터가 형성될 활성영역(100)이 설정된다.
도 1 및 도 2와 도 3을 함께 참조하면, 반도체 기판의 활성영역(100)을 가로지는 리세스홈(101)을 선택적 건식 식각 과정으로 형성한다. 활성영역(100) 상에 문턱 전압(Vt)을 조절하기 위한 이온주입 과정에서 버퍼(buffer)로 이용될 실리콘 산화물층의 버퍼층(110)을 형성하고, 버퍼층(110) 상에 식각 마스크(etch mask)로 이용될 하드 마스크(hard mask: 120)를 형성한다. 하드 마스크(120)는 실리콘 활성영역(100)에 대해 식각 선택비를 가지는 저압 테오스(LP-TOES)와 같은 실리콘 산화물 등으로 이루어질 수 있다. 이후에, 하드 마스크(120)에 의해 노출된 부분을 이방성 건식 식각하여 리세스홈(101)을 형성한다.
리세스홈(101)은 활성영역(100)을 가로지르게 형성되는 게이트(400)에 의해서 채워저 리세스 게이트 구조를 유도함으로써 리세스 채널 어레이 트랜지스터 구조를 유도한다. 리세스홈(101)은 측부로 활성영역(100)과 트렌치 소자분리 절연층(200)의 경계층인 측벽 산화물층(210)이 노출되게 된다. 리세스홈(101)의 바닥 및 마주보는 측벽을 이루는 활성영역(100) 부분은 트랜지스터의 채널(channel)이 트랜지스터 동작 시 형성되는 영역으로 설정된다. 리세스홈(101)의 바닥에 실질적으로 리세스 채널이 형성되므로, 리세스홈(101)의 바닥 가장자리와 트렌치 소자분리 절연층(200)의 경계 부분에 오목한 채널 모트(channel moat)를 유도하는 것이 트랜지스터의 동작 특성의 신뢰성 제고에 유리하다.
이는 오목한 채널 모트가 가장자리 경계에 유도됨으로써, 이러한 채널 모트에 의해서 리세스홈(101)의 바닥을 이루는 활성영역(100) 부분의 가장자리 모서리가 노출되고, 이러한 모서리 부분의 노출에 의해서 활성영역(100) 상에 열산화 등 에 의해서 형성되는 게이트 유전층의 두께가 이러한 가장자리 부분에서 얇아지는 현상을 억제할 수 있다. 게이트 유전층의 두께가 가장자리 끝단에서도 국부적으로 얇아지지 않고 일정 수준 이상의 두께가 유지되므로, 트랜지스터 동작 시 채널이 원하지 않게 턴온(turn on)되거나 드레인(drain) 전류가 누설되는 등의 동작 불량이 억제될 수 있다.
본 발명의 실시예에서는, 도 4 내지 도 7에 제시된 바와 같이, 게이트 유전층의 형성 이전에 수행되는 사전 세정(precleaning) 과정으로 리세스홈(101)의 바닥 및 측벽을 이루는 활성영역(100)의 표면을 세정할 때, 이러한 세정에서 활성영역(100)과 트렌치 소자분리 절연층(200)의 경계 부분이 식각되도록 유도하여 오목한 채널 모트가 경계 부분에 형성되도록 유도한다. 이러한 사정 세정 과정에서 하드 마스크(120)와 버퍼층(110) 또한 식각 제거될 수 있다.
이때, 트렌치 소자분리 절연층(200)의 폴리실라잔 계열의 SOD층은 불산(HF) 용액과 같은 습식 산화물 식각제에 대해 상당히 높은 식각율을 나타내고 있어, 원하지 않는 트렌치 소자분리 절연층(200)의 손실(loss)를 유발할 수 있다. 따라서, 본 발명의 실시예에서는 불산 용액에 의한 세정 과정은 축소시키고, 기상(vapor phase)의 불산(HF)과 같은 기상 산화물 식각제를 이용한 건식 세정(dry cleaning)을 도입한다.
건식 세정은 트렌치 소자분리 절연층(200)을 이루는 폴리실라잔 계열의 SOD층에 대해 습식 세정에 비해 수 배 이상의 낮은 식각율을 보여 손실을 억제하는 효과를 유도한다. 그럼에도 불구하고, 건식 세정은 활성영역(100)의 측벽 산화에 의 해서 형성된 측벽 산화물층(210)을 충분히 리세스(recess)시키지 못하는 실험 결과를 보이고 있다. 측벽 산화물층(210)이 충분히 리세스되지 못한 결과 오목한 형상의 채널 모트가 유도되기 어려운 것이 실험적으로 평가되고 있다.
따라서, 본 발명의 실시예에서는 측벽 산화물층(210)을 리세스시키기 위해서, 측벽 산화물층(210)이 건식 세정 시 기상의 식각제에 충분히 접촉될 수 있게 측벽 산화물층(210)의 노출되는 표면을 확장시키는 과정을 도입한다.
도 4를 참조하면, 리세스홈(101)의 형성에 의해서 측부로 노출되는 측벽 산화물층(210) 부분을 1차 리세스(recess)하게 1차 습식 세정을 수행한다. 1차 습식 세정은 리세스홈(101)의 바닥 및 측벽 표면에 잔류하는 오염물을 제거하기 위한 사전 세정 과정의 일부로서 활성 영역(100)의 표면에 게이트 유전층을 형성하는 열산화 과정 이전에 수행된다. 1차 습식 세정은 이러한 세정 작용과 함께 리세스홈(101)의 측부에 노출된 측벽 산화물층(210)은 1차적으로 식각하여 그 높이를 낮추게 리세스시키도록 산화물 식각제를 이용하여 수행될 수 있다. 예컨대, 희석 불산(HF) 용액을 이용하여 대략 5초 정도 습식 세정(또는 식각)한다. 1차 습식 세정 시 불산 용액에 의해 트렌치 소자분리 절연층(200)을 이루는 SOD층이 일부 식각되어 소실될 수 있다. 이러한 소실을 억제하기 위해서 HF 용액을 이용한 1차 습식 세정은 10초 미만의 짧은 시간 동안 수행된다.
이러한 1차 습식 세정 시 실리콘 질화물을 포함하여 이루어진 질화물 라이너(230)는 실질적으로 유효한 정도로 식각되지 못하게 된다. 이에 따라, 질화물 라이너(230)가 트렌치 소자분리 절연층(200)이나 측벽 산화물층(210) 보다 높은 높이 로 유지되어 돌출된 형상이 유도될 수 있다. 이와 같은 구조에서 건식 세정을 수행할 경우 건식 세정에 이용되는 기상 산화물 식각제, 예컨대, 기상 불산에 노출되는 측벽 산화물층(210) 부분의 표면은 제한되게 되고, 이에 따라, 건식 세정에 의한 측벽 산화물층(210)의 추가적인 리세스는 제한되게 된다. 따라서, 건식 세정의 직접적인 수행은 리세스홈(101) 바닥의 활성영역(100) 표면 보다 낮아지게 측벽 산화물(210)을 리세스시키기 어려워 채널 모트의 형성을 유도하기 어렵다.
도 5를 참조하면, 1차 습식 세정에 의해 노출되는 질화물 라이너(230) 부분을 2차 리세스시키는 2차 습식 세정을 수행한다. 2차 습식 세정은 실리콘 질화물에 대해 상대적으로 높은 식각율을 나타내고, 실리콘 산화물에 대해 상대적으로 낮은 식각율을 나타내는 질화물 습식 식각제, 예컨대, 인산 용액을 사용하여 수행될 수 있다. 인산 세정에 의해 트렌치 소자분리 절연층(200)을 이루는 실리콘 산화물의 SOD층의 소실을 억제하며, 질화물 라이너(230)를 2차 리세스시킨다. 2차 습식 세정은, 질화물 라이너(230)의 2차 리세스에 의해 질화물 라이너(230)와 접촉하고 있던 측벽 산화물층(210)의 외측 표면이 노출되게 수행될 수 있다. 이를 위해서 2차 습식 세정은 1차 습식 세정에 비해 상당이 긴 시간 동안, 예컨대, 대략 300초 정도의 시간 동안 수행될 수 있다. 질화물 라이너(230)의 2차 리세스에 의해서 측벽 산화물층(210)의 리세스홈(101)에 대향되는 측벽 표면뿐만 아니라 트렌치 소자분리 절연층(200)에 대향되는 반대쪽의 측벽 표면도 일부 노출될 수 있다. 이에 따라, 측벽 산화물층(210)이 노출되는 표면은 보다 넓게 확장되게 된다.
도 6을 참조하면, 질화물 라이너(230)의 2차 리세스에 의해서 노출 표면이 확장된 측벽 산화물층(210)에 대해 산화물 식각제를 이용한 3차 습식 세정을 수행한다. 이러한 3차 습식 세정은 후속되는 건식 식각에 소요되는 시간을 줄이기 위해서, 트렌치 소자분리 절연층(200)의 소모량이 허용되는 범위 내에서 수행될 수 있다. 즉, 3차 습식 세정을 생략하고 건식 세정이 직접적으로 수행될 수 있지만, 전체 세정 시간의 감소를 위해서 도입될 수 있다. 이러한 3차 습식 세정은 HF 용액을 이용하여 수행될 수 있으며, 1차 세정 과정에 비해 긴 시간 동안 수행될 수 있지만, 2차 습식 세정 과정에 비해 짧은 시간 동안 수행될 수 있다. 예컨대, 대략 10초 내지 40초 정도 수행될 수 있으나, 대략 25초 정도 수행하여 측벽 산화물층(210)을 3차 리세스시켜 채널 모트(103)가 1차적으로 형성되도록 유도할 수 있다. 트렌치 소자분리 절연층(200)의 소모량이 과다할 경우 3차 습식 세정 과정은 생략될 수 있다.
도 7을 참조하면, 측벽 산화물층(210) 부분을 4차 리세스하여 채널 모트(103)의 깊이가 더 깊어지도록 건식 세정한다. 건식 세정은 기상 불산을 사용하여 수행될 수 있으며, 리세스홈(101)의 바닥을 이루는 활성영역(100)의 가장자리 모서리(102)의 외측벽이 노출되게 형성될 수 있다. 질화물 라이너(230)의 습식 리세스에 의해서 측벽 산화물층(210)이 노출되는 표면이 확장된 상태이므로, 건식 세정에 도입된 기상 불산은 측벽 산화물층(210)에 보다 넓은 표면에 대해 접촉하게 되고, 이에 따라, 측벽 산화물층(210)에 대한 건식 식각율을 유효하게 증가되게 된다. 이에 따라, 건식 세정은 습식 세정에 비해 트렌치 소자분리 절연층(200)에 대한 식각율을 상대적으로 낮출 수 있으므로, 트렌치 소자분리 절연층(200)에 대한 과다한 소모를 억제하며 채널 모트(103)의 깊이를 증가시킬 수 있다. 이러한 건식 식각은 2차 습식 세정 과정에 비해 상대적으로 짧은 시간동안 수행되지만, 1차 및 3차 습식 세정에 비해 긴 시간, 예컨대, 80초 정도의 시간 동안 수행될 수 있다.
도 8을 참조하면, 리세스홈(101)이 형성된 활성영역(100) 상에 게이트 유전층(300)을 형성한다. 게이트 유전층(300)은 열산화 과정에 의해 산화된 실리콘 산화물층을 포함하여 형성될 수 있다. 이때, 활성영역(100)의 가장자리 모서리(102)의 외측벽이 채널 모트(103)에 의해 노출되므로, 이러한 모서리(102) 부분 상에도 게이트 유전층(300)이 충분한 두께로 산화 성장될 수 있다. 따라서, 게이트 유전층(300)의 국부적 얇아짐을 억제할 수 있어, 트랜지스터 동작 시 채널 특성의 개선을 구현할 수 있다.
도 9를 도 1과 함께 참조하면, 게이트 유전층(300) 상에 리세스홈(101)을 채우는 게이트(400)를 형성한다. 게이트(400)는 리세스홈(101)의 채움을 위해서 도전성 폴리실리콘(polysilicon)층을 포함하여 형성될 수 있다. 게이트(400)는 채널 모트(103)를 채우게 연장되므로, 트랜지스터 동작 시 채널 특성 개선을 구현할 수 있다. 이후에, 게이트(400) 좌우에 노출되는 활성영역(100) 부분에 불순물을 이온주입하여 트랜지스터의 드레인 및 소스(drain and source)와 같은 정션(junction)을 형성한다.
본 발명의 실시예에서는 게이트 유전층(300)을 형성하기 이전에 수행되는 사전 세정 과정에서 기상 불산을 이용한 건식 세정을 도입하여 SOD층의 과다한 소실을 억제할 수 있다. 또한, 건식 세정 이전에 질화물 라이너(230)의 리세스를 위한 인산 용액을 이용한 습식 세정을 수행하여, 건식 세정 시 측벽 산화물층(210)이 기상 불산에 노출되는 표면 면적을 확장시킬 수 있다. 이에 따라, 건식 세정 시 리세스홈(101) 바닥 가장자리 경계에 채널 모트(103)가 형성되도록 유도할 수 있다. 채널 모트(103)에 의해 게이트 유전층(300)의 국부적 얇아짐을 억제하고 게이트 유전층(300)의 전기적 특성을 개선할 수 있어, 트랜지스터의 채널 특성의 개선을 구현할 수 있다. 이에 따라, 40㎚ 이하 디자인 룰을 가지는 극미세 메모리 소자에서 트랜지스터 동작 특성의 신뢰성을 개선할 수 있다.
도 1은 본 발명의 실시예에 따른 트랜지스터의 게이트의 평면 형상을 보여주는 레이아웃(layout) 도면이다.
도 2는 본 발명의 실시예에 따른 트랜지스터의 게이트가 채워질 리세스홈을 보여주는 사시도 도면이다.
도 3 내지 도 9는 본 발명의 실시예에 따른 트랜지스터의 게이트 형성 방법을 보여주는 단면도들이다.
Claims (10)
- 반도체 기판에 활성영역을 설정하게 측벽 산화물층, 질화물 라이너(liner) 및 트렌치 소자분리 절연층을 형성하는 단계;상기 활성 영역을 가로지르는 리세스(recess)홈을 형성하는 단계;상기 리세스홈 측부의 상기 질화물 라이너 부분을 인산 용액으로 1차 리세스시켜 상기 측벽 산화물층 부분의 노출되는 표면을 확장시키는 습식 세정 단계;상기 측벽 산화물층 부분을 2차 리세스하여 상기 리세스홈의 바닥 가장자리 경계에 오목한 채널 모트(channel moat)를 형성하는 건식 세정(dry cleaning) 단계;상기 활성 영역 상에 게이트 유전층을 형성하는 단계; 및상기 게이트 유전층 상에 상기 리세스홈을 채우는 게이트를 형성하는 단계를 포함하는 트랜지스터의 게이트 형성 방법.
- 청구항 2은(는) 설정등록료 납부시 포기되었습니다.제1항에 있어서,상기 트렌치 소자분리 절연층은폴리실라잔(polysilazane)을 도포하여 형성되는 스핀온유전층(SOD)을 포함하는 트랜지스터의 게이트 형성 방법.
- 청구항 3은(는) 설정등록료 납부시 포기되었습니다.제1항에 있어서,기상 불산(HF)을 이용하여 수행되는 트랜지스터의 게이트 형성 방법.
- 반도체 기판에 활성영역을 설정하게 측벽 산화물층, 질화물 라이너(liner) 및 트렌치 소자분리 절연층을 형성하는 단계;상기 활성 영역을 가로지르는 리세스(recess)홈을 형성하는 단계;상기 리세스홈 측부로 노출되는 상기 측벽 산화물층 부분을 1차 리세스(recess)하는 1차 습식 세정 단계;상기 1차 습식 세정에 의해 노출되는 상기 질화물 라이너 부분을 인산 용액으로 2차 리세스시켜 상기 측벽 산화물층 부분의 노출되는 표면을 확장시키는 2차 습식 세정 단계;상기 측벽 산화물층 부분을 3차 리세스하여 상기 리세스홈의 바닥 가장자리의 경계에 오목한 채널 모트(channel moat)를 형성하는 건식 세정(dry cleaning) 단계;상기 활성 영역 상에 게이트 유전층을 형성하는 단계; 및상기 게이트 유전층 상에 상기 리세스홈을 채우는 게이트를 형성하는 단계를 포함하는 트랜지스터의 게이트 형성 방법.
- 청구항 5은(는) 설정등록료 납부시 포기되었습니다.제4항에 있어서,상기 트렌치 소자분리 절연층은
- 청구항 6은(는) 설정등록료 납부시 포기되었습니다.제4항에 있어서,상기 1차 습식 세정 단계는불산(HF) 용액을 이용하여 수행되는 트랜지스터의 게이트 형성 방법.
- 청구항 7은(는) 설정등록료 납부시 포기되었습니다.제4항에 있어서,상기 건식 세정 단계는기상 불산(HF)을 이용하여 수행되는 트랜지스터의 게이트 형성 방법.
- 청구항 8은(는) 설정등록료 납부시 포기되었습니다.제4항에 있어서,상기 건식 세정 단계 이전에 상기 2차 습식 세정 단계 이후에상기 측벽 산화물층 부분을 추가 식각하게 불산(HF) 용액을 이용하여 3차 습식 세정을 수행하는 단계를 더 포함하는 트랜지스터의 게이트 형성 방법.
- 청구항 9은(는) 설정등록료 납부시 포기되었습니다.제8항에 있어서,상기 3차 습식 세정 단계는상기 건식 세정 단계가 수행되는 시간보다 짧고 상기 1차 습식 세정 단계가 수행되는 시간 보다 길게 수행되는 트랜지스터의 게이트 형성 방법.
- 청구항 10은(는) 설정등록료 납부시 포기되었습니다.제4항에 있어서,상기 건식 세정 단계는상기 2차 습식 세정 단계가 수행되는 시간보다 짧고 상기 1차 습식 세정 단계가 수행되는 시간 보다 길게 수행되는 트랜지스터의 게이트 형성 방법.
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| KR20060119354A (ko) * | 2005-05-20 | 2006-11-24 | 삼성전자주식회사 | 리세스 게이트 전극 형성 방법 |
| KR20080010664A (ko) * | 2006-07-27 | 2008-01-31 | 주식회사 하이닉스반도체 | 반도체 소자의 형성 방법 |
| KR20080087253A (ko) * | 2007-03-26 | 2008-10-01 | 삼성전자주식회사 | 리세스 게이트 전극 형성 방법 |
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2009
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|---|---|---|---|---|
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| KR20080010664A (ko) * | 2006-07-27 | 2008-01-31 | 주식회사 하이닉스반도체 | 반도체 소자의 형성 방법 |
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