KR100618810B1 - 보더리스 콘택 플러그를 구비하는 반도체 소자의 제조방법 - Google Patents

보더리스 콘택 플러그를 구비하는 반도체 소자의 제조방법 Download PDF

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Abstract

STI 방식의 소자 분리막을 구비한 반도체 소자에서 보더리스 콘택 플러그의 형성 방법에 관해 개시한다. 에치 스토퍼의 형성 전에 STI막 측벽 상부에 발생되는 그루빙을 에치스토퍼보다 큰 식각 선택비를 갖는 절연 물질로 채운다. 이렇게 함으로써, 보더리스 콘택 플러그와 반도체 기판이 직접 접촉되지 않으므로 누설 전류의 발생을 억제할 수 있다.
STI, 보더리스 콘택 플러그

Description

보더리스 콘택 플러그를 구비하는 반도체 소자의 제조 방법{Method of fabricating semiconductor device with border-less contact plug}
도 1a 및 도 1b는 종래 기술에 따른 보더리스 콘택 플러그를 갖는 반도체 소자의 제조 방법을 나타내는 단면도들이다.
도 2a 내지 도 2b는 본 발명에 의한 보더리스 콘택 플러그를 갖는 반도체 소자의 제조 방법을 나타내는 단면도들이다.
* 도면의 주요 부분에 대한 부호의 설명 *
200 - 반도체 기판 220 - STI막
235 - 절연 물질 240 - 활성 영역
250 - 에치 스토퍼 260 - 층간 절연막
270 - 보더리스 콘택 플러그
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 보더리스 (border-less) 콘택 형성 시, 소자 분리막과 반도체 기판과의 경계에서의 누설 전류를 방지할 수 있는 반도체 소자의 제조 방법에 관한 것이다.
반도체 소자의 디자인 룰이 감소함에 따라 소스/드레인 영역, 즉 활성 영역 의 선폭 또한 감소되어, 활성 영역 상면에 형성되는 콘택홀 플러그가 소자 분리막에 걸쳐서 형성된다. 이러한 형태의 콘택홀 플러그를 보더리스 콘택 플러그라고 한다.
일반적으로, 고집적 반도체 소자의 소자 분리막으로는 적은 폭을 갖고, 우수한 소자 분리 특성을 나타내는 셸로우 트렌치 아이솔레이션(shallow trench isolation;STI) 막이 이용되고 있다.
이하, 도 1a 및 도 1b를 참조하여, 종래 기술에 따라 STI 방식의 소자 분리막이 형성된 반도체 기판에 보더리스 콘택 플러그를 형성하는 방법을 설명한다.
도 1a에서, 소자 분리막을 형성할 반도체 기판(100) 내에 트렌치(t)를 형성하고, 트렌치(t) 내벽에 측벽 산화막(110) 및 스트레스 완충용 라이너(미도시)를 순차적으로 형성한다. 다음, 절연막으로 트렌치(t)를 매립하여 STI막(120)을 형성하고, 반도체 기판(100) 표면에 남은 공정의 잔재물을 제거하기 위해 습식 세정 (wet cleaning)을 실시한다. 습식 세정 시 STI막(120)의 측벽 산화막(110)이 트렌치(t)에 매립된 절연막보다 더 빨리 식각되어, STI막(120)의 측벽 상부에 그루빙 (grooving)(g)이 발생한다.
다음, 반도체 기판 상에 게이트 전극(미도시) 및 활성 영역(130)을 형성한다. 상기의 결과물이 형성된 반도체 기판 상에 에치 스토퍼(140) 및 층간 절연막(150)을 순차적으로 형성한다. 도 1b에 도시된 바와 같이, 활성 영역(130) 및 STI막(120)의 일부가 노출되도록 층간 절연막(150) 및 에치 스토퍼(140)를 식각하 여 콘택홀(미도시)을 형성한다. 다음, 콘택홀을 도전 물질로 채워 보더리스 콘택 플러그(160)를 형성한다.
그런데, 상술한 바와 같이, 종래의 보더리스 콘택 플러그 형성 방법에서는 에치 스토퍼(140)가 그루빙(g)이 발생된 반도체 기판(100) 표면에 형성되므로, 그루빙(g)에 의한 단차로 인해 그루빙(g) 부근에는 에치 스토퍼(140)가 제대로 형성되지 않는다. 또한, 에치 스토퍼(140)의 식각 선택비가 층간 절연막(150)에 비해 매우 크지 않으면, 콘택홀 형성을 위한 식각 시 에치 스토퍼(140)가 쉽게 식각되어 STI막(120)이 노출된다. 따라서, 반도체 기판(100)과의 경계면의 STI막(120)이 과도 식각되어 보더리스 콘택 플러그(160)가 반도체 기판(100)과 접촉되므로, 보더리스 콘택 플러그(160)에 전압이 인가되면, 그 접촉 부위에서 심한 누설 전류가 발생한다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 보더리스 콘택 플러그 형성 시, STI막이 과도 식각 되는 것을 방지하여 누설 전류의 발생을 방지할 수 있는 반도체 소자의 제조 방법을 제공하는 것이다.
본 발명이 이루고자 하는 기술적 과제를 달성하기 위하여, 본 발명에 따라 양측벽의 상부에 그루빙을 구비하는 STI막을 반도체 기판 내에 형성하고, 그루빙을 절연 물질로 매립한다. 다음, 절연 물질로 매립된 그루빙을 구비하는 STI막이 형성된 반도체 기판 상에 게이트 전극을 형성하고, 게이트 전극과 STI막 사이의 반도체 기판 내에 활성 영역을 형성한다. 활성 영역이 형성된 반도체 기판 상에 에치 스토퍼 및 층간 절연막을 형성하고, 층간 절연막 및 에치스토퍼를 식각하여 활성 영역의 상면 및 STI막의 일부를 노출시키는 콘택홀을 형성한 후, 콘택홀을 도전 물질로 매립하여 콘택홀 플러그를 형성한다.
상기 그루빙을 매립하는 절연 물질은 상기 에치 스토퍼보다 식각 선택비가 큰 물질로 이루어진다.
상기 그루빙을 절연 물질로 매립하는 단계는, 그루빙을 포함하는 STI막이 형성된 반도체 기판 상에 절연막을 형성한 후, 반도체 기판 표면이 노출될 때까지 화학적 기계적 연마 또는 에치백하여 이루어지는 것이 바람직하다.
상기 그루빙을 매립하는 절연 물질은 ALD-BN(atomic layer deposition -boronnitride) 막 또는 PE-BN(plasma enhanced-boronnitride) 막인 것이 바람직하다.
이하, 첨부도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명한다. 그러나, 본 발명의 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 본 발명의 실시예는 본 발명의 개시가 완전해지도록 하며, 당 업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위하여 제공되어지는 것이다. 도면 상에서 동일한 부호로 표시된 요소는 동일한 구성 요소를 의미한다. 또한, 어떤 막이 다른 막 또는 반도체 기판의 '상'에 있다 라고 기재되는 경우에 상기 어떤 막은 상기 다른 막 또는 반도체 기판에 직접 접촉하여 존재할 수 있고, 또는 그 사이에 제3의 막이 개 재되어질 수도 있다.
이하 도 2a 내지 도 2e를 참고로 본 발명의 바람직한 실시예를 설명한다.
도 2a에서, 소자 분리막을 형성할 반도체 기판(200) 내에 트렌치(t)를 형성한다. 트렌치(t) 내벽에 측벽 산화막(210) 및 스트레스 완충용 라이너(미도시)를 순차적으로 형성한다. 트렌치(t)를 형성하기 위해 반도체 기판(200)을 건식 식각하는 과정에서 트렌치(t) 내벽에 실리콘 결함 및 데미지가 발생될 수 있다. 이러한 실리콘 결함 및 데미지를 보완하기 위해 트렌치(t) 내벽을 열산화하여, 측벽 산화막(210)을 형성한다. 스트레스 완충용 라이너(미도시)는 반도체 기판(200)과 트렌치에 매립될 산화막과의 열팽창 계수의 차이로 인해 트렌치(t) 측벽에 가해지는 스트레스를 줄이는 역할을 한다. 다음, 트렌치(t)가 형성된 반도체 기판(200) 상에 트렌치(t)가 매립될 정도로 산화막(미도시)을 증착하고 화학적 기계적 연마하여 STI막(220)을 형성한다. 화학적 기계적 연마 공정 후에 반도체 기판(200) 표면의 연마 잔재물을 제거하기 위해 반도체 기판(200) 표면을 습식 세정한다. 습식 세정시 STI막(220) 측벽 상부의 측벽 산화막(210)이 일부 식각되어, STI막(220) 측벽 상부에 그루빙(g)이 발생한다.
도 2b에서, 반도체 기판(200) 전면에, 이후 형성될 에치 스토퍼 및 층간 절연막에 비해 식각 선택비가 매우 큰 절연막(230)을 상기의 그루빙(g)을 채울 수 있을 만큼 증착한다. 바람직하게는 ALD-BN(atomic layer deposition -boronnitride) 막 또는 PE-BN(plasma enhanced-boronnitride) 막을 사용한다.
도 2c에서, 상기의 절연막(230)을 화학적 기계적 연마 또는 에치백을 이용하 여 제거한다. 이 때, STI막(220) 측벽 상부의 그루빙(g)에 채워진 절연 물질(235)은 제거되지 않고 남아서 그루빙(g)이 메꿔진다.
다음, 상기의 결과물이 형성된 반도체 기판(200) 상에 게이트 전극(미도시)을 형성하고, 게이트 전극과 STI막(220) 사이의 반도체 기판(200) 내에 활성 영역 (240)을 형성한다.
도 2d에서, 반도체 기판(200)의 결과물 표면에 에치 스토퍼(250)를 형성한다. 에치 스토퍼(250)는 실리콘 질화막 또는 실리콘 질산화막이 이용될 수 있다. STI막(220) 측벽 상부에 존재하던 그루빙(g)이 절연 물질(235)로 채워져 있으므로, 에치 스토퍼(250)가 균일하게 형성된다. 다음, 에치 스토퍼(250) 상면에 층간 절연막(260)을 형성한다.
도 2e에서, 활성 영역(240) 표면 및 STI막(220)의 일부를 동시에 노출시키도록 층간 절연막(260) 및 에치 스토퍼(250)를 식각하여, 콘택홀(미도시)을 형성한다. 콘택홀을 도전 물질로 매립하여 활성 영역(240) 표면 및 STI막(220)의 일부와 동시에 접촉되는 보더리스 콘택 플러그(270)을 형성한다.
이 때, STI막(220) 측벽 상부의 그루빙(g)에 채워진 절연 물질(235)에 의해 STI막(220) 측벽으로의 식각이 저지된다. 따라서, 보더리스 콘택 플러그(27)와 반도체 기판(200)이 접촉되는 부분은 존재하지 않게 되어 누설 전류가 크게 감소된다.
상술한 바와 같이 본 발명에 의하면, STI막의 그루빙을 절연 물질로 매립하 여 보더리스 콘택 플러그 형성을 위한 식각 시 STI막의 측벽으로의 식각을 저지한다. 따라서, 보더리스 콘택 플러그와 반도체 기판은 접촉되지 않으므로 누설 전류의 발생을 억제할 수 있다.
또한, 그루빙을 절연 물질로 매립하여 에치 스토퍼가 균일하게 형성되므로, 콘택홀 식각 시 그루빙 내의 에치 스토퍼가 쉽게 게거되는 것을 방지할 수 있다.

Claims (3)

  1. 양측벽의 상부에 그루빙(grooving)을 구비하는 셸로우 트렌치 아이솔레이션 (Shallow Trench Isolation;STI)막을 반도체 기판 내에 형성하는 단계;
    상기 그루빙을 절연 물질로 매립하는 단계;
    상기 절연 물질로 매립된 그루빙을 구비하는 STI막이 형성된 상기 반도체 기판 상에 게이트 전극을 형성하는 단계;
    상기 게이트 전극과 STI막 사이의 반도체 기판 내에 활성 영역을 형성하는 단계;
    상기 활성 영역이 형성된 반도체 기판 상에 에치 스토퍼 및 층간 절연막을형성하는 단계;
    상기 층간 절연막 및 에치스토퍼를 식각하여 상기 활성 영역의 상면 및 STI막의 일부를 노출시키는 콘택홀을 형성하는 단계; 및
    상기 콘택홀을 도전 물질로 매립하여 콘택홀 플러그를 형성하는 단계를 포함하며,
    상기 그루빙을 매립하는 절연 물질은 상기 에치 스토퍼보다 식각 선택비가 큰 물질로 이루어진 것을 특징으로 반도체 소자의 제조 방법.
  2. 제1 항에 있어서, 상기 그루빙을 절연 물질로 매립하는 단계는,
    상기 그루빙을 포함하는 STI막이 형성된 반도체 기판 상에 절연막을 형성한 후, 상기 반도체 기판 표면이 노출될 때까지 화학적 기계적 연마 또는 에치백하여 이루어지는 반도체 소자의 제조 방법.
  3. 제1 항에 있어서, 상기 절연 물질은 ALD-BN(atomic layer deposition -boronnitride) 막 또는 PE-BN(plasma enhanced-boronnitride) 막인 반도체 소자의 제조 방법.
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