KR100343132B1 - 반도체장치의소자분리방법 - Google Patents

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Abstract

반도체기판 내에 형성되는 소자분리산화막의 두께를 증가시키는 소자분리방법을 개시한다.
활성영역의 반도체 기판에 형성된 제1산화막, 비활성영역에 형성된 제2산화막 및 상기 제1산화막 상에 형성된 질화막을 가지는 반도체 장치에 있어서,
이를 위해 상기 반도체 장치의 기판 전면에 다결정실리콘층을 증착하고 과도식각이 아닌 이방성식각을 하여 상기 질화막의 측벽에 스페이서를 형성하고 상기 제2산화막의 소정부분을 노출시키며, 상기 노출된 제2산화막을 제거하고, 상기 노출된 제2산화막 하부의 반도체기판 및 상기 스페이서의 위치가 상기 질화막의 상면으로부터 내로 소정길이 이격되도록 상기 스페이서를 식각하고, 상기 반도체 기판을 열산화하여 소자분리산화막을 형성한다.
따라서 반도체 장치의 소자분리특성이 개선된다.

Description

반도체 장치의 소자분리 방법
본 발명은 반도체 장치의 제조방법에 관한 것으로 특히, 반도체 장치의 소자분리 방법에 관한 것이다.
반도체 장치가 고집적화됨에 따라 적은 영역에서 각 소자를 전기적으로 절연시키기 위한 소자분리기술이 요구되었다. 이러한 소자분리형성방법은 LOCOS, SEPOX나 트렌치를 이용한 것 등이 있다.
그런데 LOCOS나 SEPOX와 같은 열산화공정을 이용하는 경우는 버즈비크(bird's beak)가 많이 생기며 트렌치계열의 소자분리방법은 트렌치부분에의 다결정실리콘의 충전이 양호하지 않게 되며, 다결정실리콘의 충전 후 열산화를 행하는데 소자분리산화막의 모서리부분의 제어가 어렵다.
한편 반도체 기판 내에 형성된 산화막의 깊이가 증가할 수록 전기적 분리특성이 향상된다. 따라서 반도체기판을 약 500-2000Å 리세스하고 상기 반도체기판을 열산화시켜 소자분리산화막을 형성하는 공정이 채용되고 있다. 그런데 SEPOX는 버퍼폴리를 사용하기 때문에 반도체 기판을 리세스시키는 것이 불가능하며 LOCOS는 반도체기판을 리세스시키는 것이 가능하나 버즈비크가 증가되는 문제가 있다. 출원인의 선행특허출원(출원번호 94-12841 )의 발명은 LOCOS의 이러한 문제를 해결한다.
제1A도 내지 제1E도는 종래의 방법에 따른 소자분리방법을 나타내는 단면도이다.
제1A도는 반도체기판을 활성 영역과 비활성 영역으로 나누는 단계를 나타낸다. 반도체 기관(1) 전면에 제1산화막(2)과 질화막(3)을 형성한다. 다음 사진식각공정으로 상기 질화막(3)의 일부영역을 제거하여 반도체기판을 활성영역과 비활성영역으로 구분한다. 질화막이 제거된 부분에 해당하는 반도체기판은 비활성영역이 된다.
제1B도는 제1산화막(2)의 일부를 식각하는 단계를 나타낸다. 노출된 산화막을 이방성식각하여 제거한다.
제1C도는 제2산화막을 형성하는 단계를 나타낸다. 버즈비크를 제어하기 위해 제1산화막(2)이 제거된 부분에 제2산화막(4)을 형성한다.
제1D도는 스페이서를 형성하는 단계를 나타낸다. 결과물 전면에 다결정 실리콘을 증착하고 이방성 식각을 하여 스페이서(5)를 형성한다.
이때 식각이 과도하게 하여 스페이서가 상기 질화막의 상면으로부터 X1길이 떨어져 있게 형성한다.
제1E도는 소자분리산화막을 형성하는 단계를 나타낸다.
다결정실리콘층(5)과 제2산화막(4)을 열산화시킴으로써 소자분리산화막(6)을 형성한다. 이때 기판 하부에 형성된 소자분리산화막(6)의 두께는 y1이다.
이상에서 제거된 질화막 하부의 공동에 채워진 제2산화막과 다결정실리콘층에 의해 버즈비크를 효과적으로 제어할 수 있었다. 그런데 기판 하부에 형성되는 소자분리산화막의 두께 y1이 한계를 갖고 있기 때문에 소자분리특성의 개선도 한계를 갖게 된다.
따라서 본 발명의 목적은 기판 내로 형성되는 소자분리산화막의 두께를 증가시키는 소자분리형성방법을 제공하고자 한다.
본 발명의 목적을 달성하기 위해, 반도체 기판이 활성영역과 비활성영역으로 나누어지고 상기 활성영역의 반도체 기판에 형성된 제1산화막, 비활성영역에 형성된 제 2산화막 및 상기 제1산화막상에 형성된 질화막을 가지는 반도체 장치에 있어서, 반도체장치의 소자분리방법은, 상기 반도체 장치의 기판 전면에 다결정실리콘을 증착하고 이방성식각을 하여 상기 질화막의 측벽에 스페이서를 형성하고 상기 제2산화막의 소정부분을 노출시키는 단계, 상기 노출된 제2산화막을 제거하는단계, 상기 노출된 제2산화막 하부의 반도체기판 및 상기 스페이서의 위치가 상기 질화막의 상면으로부터 내로 소정길이 이격되도록 상기 스페이서를 식각하는 단계, 및 상기 반도체 기판을 열산화하여 소자분리산화막을 형성하는 단계를 구비한다. 여기서 다결정실리콘층의 식각은 과도식각없는 건식식각이고 제2산화막의 제거는 등방성식각 또는 브레이크쓰로우(break through)를 사용한다.
이상에서 기판 하부에 형성된 소자분리산화막의 두께가 종래의 것보다 증가하므로 소자간의 전기적 특성이 개선된다.
이하 본 발명을 제2A도 내지 제2C도를 참고로 상세히 설명한다.
제1A도 내지 제1C도의 과정은 본 발명에서도 그대로 적용되며, 같은 참조번호는 같은 요소를 나타낸다.
제2A도는 스페이서를 형성하는 단계를 나타낸다. 결과물 전면에 다결정실리콘층을 도포하고 이방성 건식식각을 한다. 이때 식각은 종래의 것과는 달리 과도식각은 하지 않는다. 또한 제2산화막(4)의 일부가 노출된다. 따라서 스페이서는 질화막(3)의 일 측벽에 형성된다.
제2B도는 기판에 리세스를 형성하는 단계를 나타낸다. 노출된 제2산화막, 스페이서 및 그 하부의 기판을 소정 깊이 식각한다. 제2산화막의 식각은 등방성식각을 할 수 있거나 건식식각인 브레이크쓰로우를 이용한다. 여기서 브레이크 쓰로우 공정에 대하여 부가하자면 알려진 바와 같이 건식 플라즈마 식각의 한 종류로서, 폴리실리콘막 상부에 발생되는 자연 산화막을 선택적으로 제거하는 방법을 말한다. 다음 다결정실리콘층의 스페이서(5)와 기판을 400-700Å두께로 건식식각하여 기판에 리세스를 형성한다. 상기 스페이서의 식각에 의해 스페이서의 위치는 질화막(3)의 상면으로부터 소정길이 X2 떨어지게된다.
제2C도는 소자분리산화막을 형성하는 단계를 나타낸다. 기판을 열산화시켜 소자분리산화막(7)을 형성한다. 기판 내로 형성된 소자분리산화막(7)의 두께는 y2로 이는 종래의 것인 y1에 비해 크다.
제3A도 내지 제3D도는 기판 하부에 형성된 종래의 소자분리산화막과 본 발명의 것의 두께를 비교하는 도면이다. 제3A도와 제3B도는 제1D도와 제1E도의 반도체 장치에 대한 SEM사진이고 제3C도와 제3D도는 제2B도와 제2C도의 반도체 장치에 대한 SEM사진이다. 제3A도에서 돌출부분 사이의 간격은 제3C도에서의 간격보다 큰데 이는 제1D도의 노출된 제2산화막의폭보다 제 2B도의 식각된 기판의 폭보다 큰것을 나타낸다.
제3B도의 곡선이 제3D도의 곡선보다 완만한데 이는 본 발명에 의해 기판 내에 형성된 소자분리산화막의 깊이가 증가하였음을 알 수 있다.
따라서, 기판 하부에 형성되는 소자분리산화막의 두께가 커지게 되었으므로 소파분리특성을 개선할 수 있다.
이상에서, 본 발명을 구체적인 실시예를 들어 설명하였으나, 본 발명은 이에 한정되지 않으며 당해 분야의 통상의 지식을 가진 자에게 본 발명의 사상의 범위 내에서의 각종 변형이 가능함은 자명하다.
제1A도 내지 제1E도는 종래의 방법에 따른 반도체 장치의 소자분리 방법을 나타내는 단면도이다.
제2A도 내지 제2C도는 본 발명에 따른 반도체 장치의 소자분리 방법을 나타내는 단면도이다.
제3A도 내지 제3D도는 종래의 발명과 본 발명의 기판 내에 형성된 소자분리산화막의 두께를 비교하는 도면이다.

Claims (3)

  1. 활성영역의 반도체 기판에 형성된 제1산화막, 비활성영역에 형성된 제2산화막 및 상기 제1산화막 상에 형성된 질화막을 가지는 반도체 장치에 있어서,
    상기 반도체 장치의 기판 전면에 다결정실리콘층을 증착하고 이방성식각을 하여 상기 질화막의 측벽에 스페이서를 형성하고 상기 제2산화막의 소정부분을 노출시키는 단계;
    상기 노출된 제2산화막을 제거하는단계 ;
    상기 노출된 제2산화막 하부의 반도체기판 및 상기 스페이서의 위치가 상기 질화막의 상면으로부터 내로 소정길이 이격되도록 상기 스페이서를 식각하는 단계; 및
    상기 반도체 기판을 열산화하여 소자분리산화막을 형성하는 단계를 구비함을 특징으로 하는 반도체 장치의 소자분리방법.
  2. 제1항에 있어서, 상기 다결정실리콘층의 식각은 과도식각없는 건식식각임을 특징으로 하는 반도체 장치의 소자분리방법.
  3. 제1항에 있어서, 제2산화막의 제거는 등방성식각 또는 브레이크트로우(break through)를 사용함을 특징으로 하는 반도체 장치의 소자분리방법.
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