JPH11260911A - 半導体デバイスの素子隔離層形成方法 - Google Patents
半導体デバイスの素子隔離層形成方法Info
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- JPH11260911A JPH11260911A JP11002706A JP270699A JPH11260911A JP H11260911 A JPH11260911 A JP H11260911A JP 11002706 A JP11002706 A JP 11002706A JP 270699 A JP270699 A JP 270699A JP H11260911 A JPH11260911 A JP H11260911A
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Abstract
(57)【要約】
【課題】 ＳＴＩ工程時に活性領域との境界で隔離層が
凹むことを防止した半導体デバイスの素子隔離層形成方
法を提供する。 【解決手段】 半導体基板上の活性領域となる箇所に上
側が広がった形状の窒化物層を形成させ、その傾斜した
側面に側壁を形成させ、その側壁と窒化物層をマスクと
して基板をエッチングして素子隔離領域にトレンチを形
成する。そのトレンチを絶縁物で埋め込んで窒化物層の
表面と面一になるように平坦化させてから窒化物層を除
去する。
凹むことを防止した半導体デバイスの素子隔離層形成方
法を提供する。 【解決手段】 半導体基板上の活性領域となる箇所に上
側が広がった形状の窒化物層を形成させ、その傾斜した
側面に側壁を形成させ、その側壁と窒化物層をマスクと
して基板をエッチングして素子隔離領域にトレンチを形
成する。そのトレンチを絶縁物で埋め込んで窒化物層の
表面と面一になるように平坦化させてから窒化物層を除
去する。
Description
【０００１】
【発明の属する技術分野】本発明は半導体デバイスに関
し、特に素子を隔離するために狭い溝を形成させてそこ
に絶縁材を充填するＳＴＩ(Shallow Trench Isolation)
工程時に活性領域との境界で隔離層に凹所が形成される
のを防止して素子隔離特性を向上させることができる半
導体デバイスの素子隔離層形成方法に関する。
し、特に素子を隔離するために狭い溝を形成させてそこ
に絶縁材を充填するＳＴＩ(Shallow Trench Isolation)
工程時に活性領域との境界で隔離層に凹所が形成される
のを防止して素子隔離特性を向上させることができる半
導体デバイスの素子隔離層形成方法に関する。
【０００２】
【従来の技術】一般に、素子隔離層形成方法には、耐酸
化性の絶縁層パターンをマスクに用いたフィールド酸化
工程を用いる方法と、半導体基板を一定の深さにエッチ
ングしてトレンチを形成し、そのトレンチに絶縁物質を
埋め込んで素子隔離層を形成するＳＴＩ等の方法があ
る。
化性の絶縁層パターンをマスクに用いたフィールド酸化
工程を用いる方法と、半導体基板を一定の深さにエッチ
ングしてトレンチを形成し、そのトレンチに絶縁物質を
埋め込んで素子隔離層を形成するＳＴＩ等の方法があ
る。
【０００３】以下、添付図面を参照して従来のＳＴＩ工
程による素子隔離層形成工程を説明する。図１は従来の
素子隔離層形成方法を示す工程断面図であり、図２は従
来の技術の素子隔離層形成時の問題点を示す断面図及び
拡大図である。従来の技術のＳＴＩ工程による素子隔離
層形成工程は、まず、図１ａに示すように、半導体基板
１の表面上に熱酸化工程による熱酸化膜２を形成し、そ
の上に窒化物層３を形成する。そして、素子隔離領域と
する箇所の窒化物層３のみ除去されるように、窒化物層
３をフォトリソグラフィー工程で選択的にエッチングす
る。次いで、パターニングされた窒化物層３をマスクに
用いて、露出された半導体基板１を選択的にエッチング
してトレンチ４を形成する。
程による素子隔離層形成工程を説明する。図１は従来の
素子隔離層形成方法を示す工程断面図であり、図２は従
来の技術の素子隔離層形成時の問題点を示す断面図及び
拡大図である。従来の技術のＳＴＩ工程による素子隔離
層形成工程は、まず、図１ａに示すように、半導体基板
１の表面上に熱酸化工程による熱酸化膜２を形成し、そ
の上に窒化物層３を形成する。そして、素子隔離領域と
する箇所の窒化物層３のみ除去されるように、窒化物層
３をフォトリソグラフィー工程で選択的にエッチングす
る。次いで、パターニングされた窒化物層３をマスクに
用いて、露出された半導体基板１を選択的にエッチング
してトレンチ４を形成する。
【０００４】図１ｂに示すように、半導体基板１の素子
隔離領域に形成したトレンチ４を埋め込むように全面に
絶縁物質を形成し、化学機械研磨、すなわちＣＭＰ工程
で平坦化して素子隔離層５を形成する。図１ｃに示すよ
うに、トレンチ４形成工程時にマスクに用いた窒化物層
３及び熱酸化膜２を除去する。このような従来のＳＴＩ
工程による素子隔離層形成工程は、半導体基板に一定の
深さにトレンチを形成し、そのトレンチに絶縁物質を埋
め込むことで素子隔離層を形成している。素子の隔離特
性を向上させることができるため多用されている。
隔離領域に形成したトレンチ４を埋め込むように全面に
絶縁物質を形成し、化学機械研磨、すなわちＣＭＰ工程
で平坦化して素子隔離層５を形成する。図１ｃに示すよ
うに、トレンチ４形成工程時にマスクに用いた窒化物層
３及び熱酸化膜２を除去する。このような従来のＳＴＩ
工程による素子隔離層形成工程は、半導体基板に一定の
深さにトレンチを形成し、そのトレンチに絶縁物質を埋
め込むことで素子隔離層を形成している。素子の隔離特
性を向上させることができるため多用されている。
【０００５】
【発明が解決しようとする課題】かかる従来の技術のＳ
ＴＩ工程による素子隔離層形成工程においては、トレン
チ形成のための窒化物パターン層をトレンチ埋め込み後
に湿式エッチングにより除去するが、その際、トレンチ
内に埋め込まれた絶縁物質層が垂直に形成され、活性領
域と素子隔離領域との境界でトレンチ内の埋め込み用絶
縁物質層が凹む問題が発生する。凹んだ部分は洗浄工程
により等方性的に一層大きくなり、後続するゲート形成
用物質（例えば、不純物の含有されたポリシリコン）堆
積時に凹んだ部分（ａ）がさらに大きくなる。そのた
め、その部分のポリシリコンが厚くなる。このように厚
く形成された部分を有するポリシリコン層をエッチング
してゲート電極を形成するためには、厚い部分でもポリ
シリコンを除去しなければならないためオーバーエッチ
ングしなければならないが、そのとき基板に加えられる
ダメージを防止することができない。そのため、デバイ
スの特性が低下するという問題があった。基板に加えら
れるダメージを防止するため、オーバーエッチングを行
わずに、図２ａ、図２ｂに示すようにポリシリコン層６
を選択的にエッチングする際に、通常のエッチングをお
こなってゲート電極層を形成する場合には、図２ｂの
（ｂ）のようにポリシリコン層が残留する。これは、全
ての工程が終わった後でも図２ｃに示すように残り、こ
のためゲートライン間に短絡が生じることがありデバイ
スの誤動作を誘発する。
ＴＩ工程による素子隔離層形成工程においては、トレン
チ形成のための窒化物パターン層をトレンチ埋め込み後
に湿式エッチングにより除去するが、その際、トレンチ
内に埋め込まれた絶縁物質層が垂直に形成され、活性領
域と素子隔離領域との境界でトレンチ内の埋め込み用絶
縁物質層が凹む問題が発生する。凹んだ部分は洗浄工程
により等方性的に一層大きくなり、後続するゲート形成
用物質（例えば、不純物の含有されたポリシリコン）堆
積時に凹んだ部分（ａ）がさらに大きくなる。そのた
め、その部分のポリシリコンが厚くなる。このように厚
く形成された部分を有するポリシリコン層をエッチング
してゲート電極を形成するためには、厚い部分でもポリ
シリコンを除去しなければならないためオーバーエッチ
ングしなければならないが、そのとき基板に加えられる
ダメージを防止することができない。そのため、デバイ
スの特性が低下するという問題があった。基板に加えら
れるダメージを防止するため、オーバーエッチングを行
わずに、図２ａ、図２ｂに示すようにポリシリコン層６
を選択的にエッチングする際に、通常のエッチングをお
こなってゲート電極層を形成する場合には、図２ｂの
（ｂ）のようにポリシリコン層が残留する。これは、全
ての工程が終わった後でも図２ｃに示すように残り、こ
のためゲートライン間に短絡が生じることがありデバイ
スの誤動作を誘発する。
【０００６】本発明は上記したような従来の技術の素子
隔離層形成工程の問題を解決するためになされたもので
あり、その目的とするところは、ＳＴＩ工程時に活性領
域と素子隔離領域との境界で素子隔離層が凹むのを防止
して素子隔離特性を向上させることができる半導体デバ
イスの素子隔離層形成方法を提供することにある。
隔離層形成工程の問題を解決するためになされたもので
あり、その目的とするところは、ＳＴＩ工程時に活性領
域と素子隔離領域との境界で素子隔離層が凹むのを防止
して素子隔離特性を向上させることができる半導体デバ
イスの素子隔離層形成方法を提供することにある。
【０００７】
【課題を解決するための手段】上記目的を達成するため
の本発明の半導体デバイスの素子隔離層形成方法は以下
の通りである。半導体基板上にバッファ酸化膜、ＣＶＤ
酸化膜層、第１窒化物層を積層形成し、第１窒化物層を
選択的に除去し、それをマスクにして半導体基板を露出
させる。選択的に露出された半導体基板上に第２窒化物
層を形成し平坦化し、その平坦化された第２窒化物層を
マスクに用いて、露出されたＣＶＤ酸化膜及びバッファ
酸化膜を除去して、上側の幅を広くされた窒化物パター
ン層を基板上に形成する。窒化物パターン層の側面に側
壁を形成し、それをマスクにして露出された半導体基板
を選択的にエッチングして勾配を持つトレンチを形成す
る。トレンチを含む全面に埋め込み用絶縁物質層を堆積
し、窒化物パターン層の表面が露出されるように平坦化
し、それをマスクにして窒化物パターン層とその下のバ
ッファ層を除去する。最後に、埋め込み用絶縁物質層を
エッチバックして、半導体基板のトレンチに埋め込まれ
ると共に両側が基板表面に載せられた素子隔離層を形成
する。
の本発明の半導体デバイスの素子隔離層形成方法は以下
の通りである。半導体基板上にバッファ酸化膜、ＣＶＤ
酸化膜層、第１窒化物層を積層形成し、第１窒化物層を
選択的に除去し、それをマスクにして半導体基板を露出
させる。選択的に露出された半導体基板上に第２窒化物
層を形成し平坦化し、その平坦化された第２窒化物層を
マスクに用いて、露出されたＣＶＤ酸化膜及びバッファ
酸化膜を除去して、上側の幅を広くされた窒化物パター
ン層を基板上に形成する。窒化物パターン層の側面に側
壁を形成し、それをマスクにして露出された半導体基板
を選択的にエッチングして勾配を持つトレンチを形成す
る。トレンチを含む全面に埋め込み用絶縁物質層を堆積
し、窒化物パターン層の表面が露出されるように平坦化
し、それをマスクにして窒化物パターン層とその下のバ
ッファ層を除去する。最後に、埋め込み用絶縁物質層を
エッチバックして、半導体基板のトレンチに埋め込まれ
ると共に両側が基板表面に載せられた素子隔離層を形成
する。
【０００８】
【発明の実施の形態】以下、添付図面に基づき本発明の
素子隔離層形成方法を詳しく説明する。図３〜図５は本
発明の第１実施形態の素子隔離層形成方法を示す工程断
面図であり、図６〜図８は本発明の第２実施形態の素子
隔離層形成方法を示す工程断面図である。まず、第１実
施形態の素子隔離層形成工程は、図３ａに示すように、
半導体基板２１上に熱酸化工程によりバッファ酸化膜２
２ａを形成し、バッファ酸化膜２２ａ上にＣＶＤ酸化膜
層２３を形成し、その上に窒化物層２４ａを形成する。
そして、素子隔離領域の位置にのみ残るように窒化物層
２４ａをフォトリソグラフィー工程で選択的にパターニ
ングする。そのパターニングされた窒化物層２４ａをマ
スクに用いて活性領域上のＣＶＤ酸化膜層２３及びバッ
ファ酸化膜２２ａを乾式エッチング工程で選択的に除去
する。その際、ＣＶＤ酸化膜層２３及びバッファ酸化膜
２２ａのエッチング工程中に加えられるバイアス電圧を
調節して、エッチング部分が勾配を持つようにする。す
なわち、パターニングされた窒化物層２４ａにより露出
されていて最初に除去されるＣＶＤ酸化膜層２３表面部
分での幅よりも最後に除去されるＣＶＤ酸化膜層２３の
幅が狭くなるようにエッチングする。
素子隔離層形成方法を詳しく説明する。図３〜図５は本
発明の第１実施形態の素子隔離層形成方法を示す工程断
面図であり、図６〜図８は本発明の第２実施形態の素子
隔離層形成方法を示す工程断面図である。まず、第１実
施形態の素子隔離層形成工程は、図３ａに示すように、
半導体基板２１上に熱酸化工程によりバッファ酸化膜２
２ａを形成し、バッファ酸化膜２２ａ上にＣＶＤ酸化膜
層２３を形成し、その上に窒化物層２４ａを形成する。
そして、素子隔離領域の位置にのみ残るように窒化物層
２４ａをフォトリソグラフィー工程で選択的にパターニ
ングする。そのパターニングされた窒化物層２４ａをマ
スクに用いて活性領域上のＣＶＤ酸化膜層２３及びバッ
ファ酸化膜２２ａを乾式エッチング工程で選択的に除去
する。その際、ＣＶＤ酸化膜層２３及びバッファ酸化膜
２２ａのエッチング工程中に加えられるバイアス電圧を
調節して、エッチング部分が勾配を持つようにする。す
なわち、パターニングされた窒化物層２４ａにより露出
されていて最初に除去されるＣＶＤ酸化膜層２３表面部
分での幅よりも最後に除去されるＣＶＤ酸化膜層２３の
幅が狭くなるようにエッチングする。
【０００９】図３ｂに示すように、ＣＶＤ酸化膜層２３
及びバッファ酸化膜２２ａが除去されて露出された半導
体基板２１の表面に再びバッファ酸化膜２２ｂを形成す
る。次いで、バッファ酸化膜２２ｂ及びパターニングさ
れた窒化物層２４ａを含む全面に再び窒化物層２４ｂを
形成する。図３ｃに示すように、窒化物層２４ｂ（この
際、先の窒化物層２４ａは完全に除去されている）をＣ
ＭＰ工程でＣＶＤ酸化膜２３の表面の高さと同じ高さに
平坦化する。
及びバッファ酸化膜２２ａが除去されて露出された半導
体基板２１の表面に再びバッファ酸化膜２２ｂを形成す
る。次いで、バッファ酸化膜２２ｂ及びパターニングさ
れた窒化物層２４ａを含む全面に再び窒化物層２４ｂを
形成する。図３ｃに示すように、窒化物層２４ｂ（この
際、先の窒化物層２４ａは完全に除去されている）をＣ
ＭＰ工程でＣＶＤ酸化膜２３の表面の高さと同じ高さに
平坦化する。
【００１０】図３ｄに示すように、平坦化された窒化物
層２４ｂをマスクにして、露出されたＣＶＤ酸化膜２３
及びバッファ酸化膜２２ａを湿式エッチングで選択的に
除去する。図４ｅに示すように、全面に側壁形成用物質
を堆積し、エッチバックして、上側が末広がりに幅が広
くなっている窒化物層２４ｂの側面に側壁２５を形成す
る。次いで、その側壁２５を形成させた窒化物層２４ｂ
をマスクにして、露出された半導体基板２１を選択的に
エッチングしてトレンチ２６を形成する。図４ｆに示す
ように、トレンチ２６を含む全面に埋め込み用の絶縁物
質２７を堆積する。
層２４ｂをマスクにして、露出されたＣＶＤ酸化膜２３
及びバッファ酸化膜２２ａを湿式エッチングで選択的に
除去する。図４ｅに示すように、全面に側壁形成用物質
を堆積し、エッチバックして、上側が末広がりに幅が広
くなっている窒化物層２４ｂの側面に側壁２５を形成す
る。次いで、その側壁２５を形成させた窒化物層２４ｂ
をマスクにして、露出された半導体基板２１を選択的に
エッチングしてトレンチ２６を形成する。図４ｆに示す
ように、トレンチ２６を含む全面に埋め込み用の絶縁物
質２７を堆積する。
【００１１】図４ｇに示すように、埋め込み用絶縁物質
層２７を、窒化物層２４ｂの表面が露出されるようにＣ
ＭＰ工程で平坦化する。図５ｈに示すように、ＣＭＰ工
程により窒化物層２４ｂの表面と同じ高さに平坦化され
た絶縁物質層２７をマスクにして、窒化物層２４ｂを湿
式エッチング工程で除去し、次いでその下のバッファ酸
化膜２２ａも除去する。その後、埋め込み用絶縁物質層
２７をエッチバックして、半導体基板２１のトレンチ２
６に埋め込まれ、且つ基板の表面に両端部が載せられた
形状とされた素子隔離層２８を完成する。その後、図５
ｉに示すようにゲート電極形成用のポリシリコン３０を
堆積させてそれを通常のエッチング工程で、すなわち、
オーバエッチングしないでエッチングしてゲート電極３
１を形成する。
層２７を、窒化物層２４ｂの表面が露出されるようにＣ
ＭＰ工程で平坦化する。図５ｈに示すように、ＣＭＰ工
程により窒化物層２４ｂの表面と同じ高さに平坦化され
た絶縁物質層２７をマスクにして、窒化物層２４ｂを湿
式エッチング工程で除去し、次いでその下のバッファ酸
化膜２２ａも除去する。その後、埋め込み用絶縁物質層
２７をエッチバックして、半導体基板２１のトレンチ２
６に埋め込まれ、且つ基板の表面に両端部が載せられた
形状とされた素子隔離層２８を完成する。その後、図５
ｉに示すようにゲート電極形成用のポリシリコン３０を
堆積させてそれを通常のエッチング工程で、すなわち、
オーバエッチングしないでエッチングしてゲート電極３
１を形成する。
【００１２】次に、本発明の第２実施形態の素子隔離層
形成工程について説明する。まず、図６ａに示すよう
に、半導体基板２１上に熱酸化工程によりバッファ酸化
膜２２ａを形成し、その上にポリシリコン層２９を形成
する。そのポリシリコン層２９を素子隔離領域の箇所に
残るようにフォトリソグラフィー工程で選択的にパター
ニングする。図６ｂに示すように、パターニングされた
ポリシリコン層２９を含む全面に側壁形成用酸化膜を堆
積させ、パターニングされたポリシリコン層２９の側面
にのみ残るようにエッチバックして側壁２５を形成す
る。
形成工程について説明する。まず、図６ａに示すよう
に、半導体基板２１上に熱酸化工程によりバッファ酸化
膜２２ａを形成し、その上にポリシリコン層２９を形成
する。そのポリシリコン層２９を素子隔離領域の箇所に
残るようにフォトリソグラフィー工程で選択的にパター
ニングする。図６ｂに示すように、パターニングされた
ポリシリコン層２９を含む全面に側壁形成用酸化膜を堆
積させ、パターニングされたポリシリコン層２９の側面
にのみ残るようにエッチバックして側壁２５を形成す
る。
【００１３】図６ｃに示すように、側壁２５が向かい合
っている溝部分に窒化物層２４ａを詰める。この溝部分
に窒化物層２４ａを詰める工程は、パターニングされた
ポリシリコン層２９及び側壁２５を含む全面に窒化物層
２４ａを形成し、ＣＭＰ工程等でポリシリコン層２９の
高さと同じ高さに平坦化する。図６ｄに示すように、平
坦化された窒化物層２４ａをマスクとして露出されたポ
リシリコン層２９を湿式エッチングで除去し、さらに、
露出されたバッファ酸化膜２２ａを除去して、上側の幅
が順次広くなる形状の窒化物層２４ａを側壁２５の間に
残す。すなわち、逆に言えば、先の実施形態と同様に上
側が末広がりに広くなった窒化物層の側面に側壁２５を
形成させた状態とする。
っている溝部分に窒化物層２４ａを詰める。この溝部分
に窒化物層２４ａを詰める工程は、パターニングされた
ポリシリコン層２９及び側壁２５を含む全面に窒化物層
２４ａを形成し、ＣＭＰ工程等でポリシリコン層２９の
高さと同じ高さに平坦化する。図６ｄに示すように、平
坦化された窒化物層２４ａをマスクとして露出されたポ
リシリコン層２９を湿式エッチングで除去し、さらに、
露出されたバッファ酸化膜２２ａを除去して、上側の幅
が順次広くなる形状の窒化物層２４ａを側壁２５の間に
残す。すなわち、逆に言えば、先の実施形態と同様に上
側が末広がりに広くなった窒化物層の側面に側壁２５を
形成させた状態とする。
【００１４】図７ｅに示すように、側壁２５を有する窒
化物層２４ａをマスクにして露出された半導体基板２１
を選択的にエッチングしてトレンチ２６を形成する。こ
のとき、トレンチ２６は底に行けば行くほどその幅が狭
くなるように傾斜させて形成する。このように、窒化物
層２４ａの形状を上側が広がるようにし、その傾斜した
側面に側壁２５を形成させて、その側壁２５の間にトレ
ンチを形成させているので、トレンチの基板表面部での
開口部の縁は窒化物層２４ｂの下端部の縁から側壁２５
の分だけ離れている。図７ｆに示すように、トレンチ２
６を含む全面に埋め込み用の絶縁物質層２７を堆積す
る。このとき、埋め込み用絶縁物質層２７を窒化物層２
４ａを完全に覆うように形成する。
化物層２４ａをマスクにして露出された半導体基板２１
を選択的にエッチングしてトレンチ２６を形成する。こ
のとき、トレンチ２６は底に行けば行くほどその幅が狭
くなるように傾斜させて形成する。このように、窒化物
層２４ａの形状を上側が広がるようにし、その傾斜した
側面に側壁２５を形成させて、その側壁２５の間にトレ
ンチを形成させているので、トレンチの基板表面部での
開口部の縁は窒化物層２４ｂの下端部の縁から側壁２５
の分だけ離れている。図７ｆに示すように、トレンチ２
６を含む全面に埋め込み用の絶縁物質層２７を堆積す
る。このとき、埋め込み用絶縁物質層２７を窒化物層２
４ａを完全に覆うように形成する。
【００１５】図７ｇに示すように、埋め込み用絶縁物質
層２７を、窒化物層２４ａの表面が露出されるようにＣ
ＭＰ工程で平坦化する。図８ｈに示すように、窒化物層
２４ａの表面と同じ高さに平坦化された埋め込み用絶縁
物質層２７をマスクにして、ＣＭＰ工程時にマスクに用
いた窒化物層２４ａを湿式エッチング工程で除去し、次
いでその下のバッファ酸化膜２２ａも除去する。その
後、埋め込み用絶縁物質層２７をエッチバックして、半
導体基板２１のトレンチ２６に埋め込まれると同時に両
端部が基板表面を覆うように形成された素子隔離層２８
を完成する。
層２７を、窒化物層２４ａの表面が露出されるようにＣ
ＭＰ工程で平坦化する。図８ｈに示すように、窒化物層
２４ａの表面と同じ高さに平坦化された埋め込み用絶縁
物質層２７をマスクにして、ＣＭＰ工程時にマスクに用
いた窒化物層２４ａを湿式エッチング工程で除去し、次
いでその下のバッファ酸化膜２２ａも除去する。その
後、埋め込み用絶縁物質層２７をエッチバックして、半
導体基板２１のトレンチ２６に埋め込まれると同時に両
端部が基板表面を覆うように形成された素子隔離層２８
を完成する。
【００１６】図８ｉに示すように、素子隔離層２８の形
成された半導体基板２１上にゲート電極形成用物質層３
０を堆積する。図８ｊに示すように、前記ゲート電極形
成用物質層３０を選択的にエッチングしてゲート電極３
１を形成する。
成された半導体基板２１上にゲート電極形成用物質層３
０を堆積する。図８ｊに示すように、前記ゲート電極形
成用物質層３０を選択的にエッチングしてゲート電極３
１を形成する。
【００１７】上記した素子隔離層形成方法は、基板の活
性領域に形成させた窒化物層を上側が広がるように側面
を傾斜させた状態とし、その側面が傾斜した窒化物層を
湿式エッチングで除去しているので、すなわち、トレン
チの開口部の縁と窒化物層の基板上の縁とが離れていて
その間に酸化膜が介在しているので、窒化物層の除去の
工程進行時に活性領域とフィールド領域との境界で酸化
膜が凹むことを防止することができる。
性領域に形成させた窒化物層を上側が広がるように側面
を傾斜させた状態とし、その側面が傾斜した窒化物層を
湿式エッチングで除去しているので、すなわち、トレン
チの開口部の縁と窒化物層の基板上の縁とが離れていて
その間に酸化膜が介在しているので、窒化物層の除去の
工程進行時に活性領域とフィールド領域との境界で酸化
膜が凹むことを防止することができる。
【００１８】
【発明の効果】請求項１、４の発明によれば、上記のよ
うに活性領域と周辺回路領域との境界で素子隔離層が凹
むのを防止することができ、したがって、得られる素子
隔離特性を向上させる効果がある。請求項２の発明によ
れば、トレンチ形成のマスクとなる窒化物層を形成させ
る型となる酸化物層の側面を傾斜させるようにするにあ
たって、エッチング時にバイアス電圧を変えるだけであ
るので、目的の窒化物層の形状を簡単に得ることができ
る。請求項３の発明によれば、第２窒化物層をＣＶＤ酸
化膜層の最初形成高さと同じ高さに平坦化するため、エ
ッチバック工程を用いた素子隔離層形成工程を容易にす
る効果がある。請求項５の発明によれば、トレンチを、
底面に行けば行くほどその幅が狭くなるように傾斜して
形成するため、後続する埋め込み用絶縁物質層の埋め込
みを容易にする効果がある。
うに活性領域と周辺回路領域との境界で素子隔離層が凹
むのを防止することができ、したがって、得られる素子
隔離特性を向上させる効果がある。請求項２の発明によ
れば、トレンチ形成のマスクとなる窒化物層を形成させ
る型となる酸化物層の側面を傾斜させるようにするにあ
たって、エッチング時にバイアス電圧を変えるだけであ
るので、目的の窒化物層の形状を簡単に得ることができ
る。請求項３の発明によれば、第２窒化物層をＣＶＤ酸
化膜層の最初形成高さと同じ高さに平坦化するため、エ
ッチバック工程を用いた素子隔離層形成工程を容易にす
る効果がある。請求項５の発明によれば、トレンチを、
底面に行けば行くほどその幅が狭くなるように傾斜して
形成するため、後続する埋め込み用絶縁物質層の埋め込
みを容易にする効果がある。
【図１】 従来の素子隔離層形成方法を示す工程断面
図。
図。
【図２】 従来の素子隔離層形成時の問題点を示す断面
図及び拡大図。
図及び拡大図。
【図３】〜
【図５】 本発明の第１実施形態による素子隔離層形成
方法を示す工程断面図。
方法を示す工程断面図。
【図６】〜
【図８】 本発明の第２実施形態による素子隔離層形成
方法を示す工程断面図。
方法を示す工程断面図。
２１ 半導体基板 ２２ａ、２２ｂ バッファ酸化膜 ２３ ＣＶＤ酸化膜層 ２４ａ、２４ｂ 窒化物(nitride)層 ２５ 酸化側壁 ２６ トレンチ ２７ 埋め込み用絶縁物質層 ２８ 素子隔離層 ２９ ポリシリコン層 ３０ ゲート電極形成用物質層 ３１ ゲート電極
Claims (5)
- 【請求項１】 半導体基板上にバッファ酸化膜、ＣＶＤ
酸化膜層、第１窒化物層を積層形成し、第１窒化物層を
選択的に除去し、それをマスクにして半導体基板を露出
させるステップと、 選択的に露出された半導体基板上に第２窒化物層を形成
し平坦化するステップと、 平坦化された第２窒化物層をマスクに用いて、露出され
たＣＶＤ酸化膜及びバッファ酸化膜を除去して、上側の
幅を広くされた窒化物パターン層を基板上に形成するス
テップと、 窒化物パターン層の側面に側壁を形成し、それをマスク
にして露出された半導体基板を選択的にエッチングして
勾配を持つトレンチを形成するステップと、 トレンチを含む全面に埋め込み用絶縁物質層を堆積し、
窒化物パターン層の表面が露出されるように平坦化し、
それをマスクにして窒化物パターン層とその下のバッフ
ァ層を除去するステップと、 埋め込み用絶縁物質層をエッチバックして、半導体基板
のトレンチに埋め込まれると共に両側が基板表面に載せ
られた素子隔離層を形成するステップと、を備えること
を特徴とする半導体デバイスの素子隔離層形成方法。 - 【請求項２】 ＣＶＤ酸化膜層のエッチングステップ時
に、バイアス電圧を調節することにより、パターニング
された窒化物層によりエッチングされるＣＶＤ酸化膜層
が上側から下側に向かうにつれ幅が狭くなるようにエッ
チングされることを特徴とする請求項１記載の半導体デ
バイスの素子隔離層形成方法。 - 【請求項３】 第２窒化物層は、ＣＭＰステップを用い
てＣＶＤ酸化膜層の最初の形成高さと同じ高さに平坦化
することを特徴とする請求項１記載の半導体デバイスの
素子隔離層形成方法。 - 【請求項４】 半導体基板上にバッファ酸化膜を形成
し、その上にポリシリコン層を形成し、これを選択的に
除去してポリシリコン層をパターニングするステップ
と、 パターニングされたポリシリコン層の側面に側壁を形成
するステップと、 形成された側壁の間の溝部分に窒化物層を詰め、これを
マスクにして露出されたポリシリコン層を湿式エッチン
グで除去するステップと、 側壁を有する窒化物層をマスクにして、露出された半導
体基板を選択的にエッチングしてトレンチを形成するス
テップと、 トレンチを含む全面に埋め込み用絶縁物質層を堆積し、
窒化物層の表面が露出されるように平坦化するステップ
と、 平坦化された埋め込み用絶縁物質層をマスクにして窒化
物層を湿式エッチングステップで除去し、かつバッファ
酸化膜を除去するステップと、 埋め込み用絶縁物質層をエッチバックして、半導体基板
のトレンチに埋め込まれ両端部が基板表面に載せられた
素子隔離層を形成するステップと、を備えることを特徴
とする半導体デバイスの素子隔離層形成方法。 - 【請求項５】 トレンチは、酸化側壁を有する窒化物層
をマスクに用いて露出された半導体基板をエッチングし
て、底に行くほど幅が狭くなるように傾斜して形成する
ことを特徴とする請求項４記載の半導体デバイスの素子
隔離層形成方法。
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|---|---|---|---|
| KR452/1998 | 1998-01-10 | ||
| KR1019980000452A KR100252897B1 (ko) | 1998-01-10 | 1998-01-10 | 반도체 소자의 소자 격리층 형성 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11260911A true JPH11260911A (ja) | 1999-09-24 |
| JP3154057B2 JP3154057B2 (ja) | 2001-04-09 |
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ID=19531226
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP00270699A Expired - Fee Related JP3154057B2 (ja) | 1998-01-10 | 1999-01-08 | 半導体デバイスの素子隔離層形成方法 |
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|---|---|
| US (1) | US6063708A (ja) |
| JP (1) | JP3154057B2 (ja) |
| KR (1) | KR100252897B1 (ja) |
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| KR100466024B1 (ko) * | 2002-04-04 | 2005-01-13 | 동부아남반도체 주식회사 | 셀로우 트렌치 소자분리막의 제조 방법 |
Family Cites Families (2)
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|---|---|---|---|---|
| KR100190010B1 (ko) * | 1995-12-30 | 1999-06-01 | 윤종용 | 반도체 소자의 소자분리막 형성방법 |
| US5923993A (en) * | 1997-12-17 | 1999-07-13 | Advanced Micro Devices | Method for fabricating dishing free shallow isolation trenches |
-
1998
- 1998-01-10 KR KR1019980000452A patent/KR100252897B1/ko not_active IP Right Cessation
- 1998-10-27 US US09/178,894 patent/US6063708A/en not_active Expired - Lifetime
-
1999
- 1999-01-08 JP JP00270699A patent/JP3154057B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| KR100252897B1 (ko) | 2000-04-15 |
| KR19990065238A (ko) | 1999-08-05 |
| JP3154057B2 (ja) | 2001-04-09 |
| US6063708A (en) | 2000-05-16 |
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