KR100466024B1 - 셀로우 트렌치 소자분리막의 제조 방법 - Google Patents

셀로우 트렌치 소자분리막의 제조 방법 Download PDF

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Abstract

본 발명은 셀로우 트렌치 소자분리막의 제조 방법에 관한 것으로, 특히 반도체 기판 전면에 패드 산화막과 하드 마스크막을 순차적으로 적층하고, 하드 마스크막 상부에 소자 분리 영역을 정의하는 감광막 패턴을 형성하고 이를 사용하여 하드 마스크막을 패터닝하고 감광막 패턴을 제거하고, 결과물 전면에 실리콘산화막을 증착하고 이를 식각해서 하드 마스크막 측벽에 스페이서를 형성하고, 결과물 전면에 실리콘질화막을 증착하고 하드 마스크막 표면이 드러나도록 화학적기계적 연마한 후에, 실리콘질화막을 식각 방지막으로 하여 하드 마스크막을 식각하며 그 하부의 반도체 기판을 트렌치로 식각하고, 트렌치가 형성된 결과물에 갭필 절연막을 형성하고 실리콘질화막이 드러나도록 갭필 절연막 표면을 화학적기계적 연마한 후에, 실리콘질화막을 제거한다. 따라서, 본 발명은 셀로우 트렌치 소자분리막 제조 공정시 트렌치에 매립된 갭필 절연막의 측벽에 스페이서 및 패드 산화막을 추가 형성함으로써 소자 분리막 모서리 부근의 과도 식각을 막아 소자의 구동시 전기장이 소자분리막의 모서리 부근으로 집중되어 누설이 발생되거나 이후 형성되는 게이트 산화막이 파괴되는 킨크 효과의 발생을 미연에 방지할 수 있다.

Description

셀로우 트렌치 소자분리막의 제조 방법{METHOD FOR MANUFACTURING SHALLOW TRENCH ISOLATION LAYER}
본 발명은 반도체 제조 방법에 관한 것으로서, 특히 반도체 소자에서 소자간 분리를 위한 셀로우 트렌치(STI: Shallow Trench Isolation) 소자분리막의 제조 방법에 관한 것이다.
현재 반도체장치의 제조기술의 발달과 그 응용분야가 확장되어 감에 따라 반도세 소자의 집적도 증가에 대한 연구 및 개발이 급속도로 발전되고 있다. 이러한 반도체 소자의 집적도 증가에 따라 미세 공정기술을 기본으로 한 반도체 소자의 미세화에 대한 연구가 진행되어 오고 있다. 반도체 소자의 미세화 기술에 있어서,소자를 집적화하기 위하여 소자 사이를 분리하는 소자분리막의 축소 기술이 중요한 항목중의 하나로 대두되었다.
종래의 소자분리기술로는 반도체기판상에 두꺼운 산화막을 선택적으로 성장시켜 소자분리막을 형성하는 로커스(LOCal Oxidation of Silicon: 이하 LOCOS라 함) 기술이 있었는데, 이 기술은 소자분리막의 측면확산를 원하지 않는 부분에 산화막이 형성되는 것에 의해 소자분리막의 폭을 감소시키는데 한계가 있었다. 그래서, 소자설계치수가 서브미크론(submicron) 이하로 줄어드는 반도체 소자에 있어서는 LOCOS 기술의 적용이 불가능하기 때문에 새로운 소자분리 기술이 필요하게 되었다.
이에 등장한 트렌치 구조의 소자분리 기술은 반도체기판에 식각 공정으로 셀로우 트렌치를 형성하고 셀로우 트렌치에 절연물질을 매립함으로써 LOCOS에 비해 소자분리영역의 축소가 가능해졌다.
하지만, 고집적 반도체 소자에서는 소자의 선폭(Critical Dimension)이 축소되고 있는 추세이므로 이러한 셀로우 트렌치 소자분리막의 경우에도 선폭 축소로 도 1과 같은 결함(A)이 발생하게 된다. 즉, 셀로우 트렌치 소자분리막(12)의 모서리 부근이 과도 식각될 경우 소자의 구동시 전기장이 과도 식각된 모서리 부근으로 집중되어 누설이 발생되거나 게이트 산화막(14)이 파괴되는 킨크 효과(Kink Effect)가 발생하게 되어 반도체 소자의 수율 및 신뢰성을 저하시키는 원인으로 작용한다.
본 발명의 목적은 이와 같은 종래 기술의 문제점을 해결하기 위하여 셀로우 트렌치 소자분리막의 모서리를 보호하는 스페이서 및 패드 산화막을 추가함으로써 모서리 누설 효과 또는 킨크 효과를 미연에 방지할 수 있는 셀로우 트렌치 소자분리막의 제조 방법을 제공하는데 있다.
이러한 목적을 달성하기 위하여 본 발명은 반도체 소자 분리를 위한 셀로우 트렌치 소자분리막을 제조하는 방법에 있어서, 반도체 기판 전면에 패드 산화막과 하드 마스크막을 순차적으로 적층하는 단계와, 하드 마스크막 상부에 소자 분리 영역을 정의하는 감광막 패턴을 형성하고 이를 사용하여 하드 마스크막을 패터닝하고 감광막 패턴을 제거하는 단계와, 결과물 전면에 실리콘산화막을 증착하고 이를 식각해서 하드 마스크막 측벽에 스페이서를 형성하는 단계와, 결과물 전면에 실리콘질화막을 증착하고 하드 마스크막 표면이 드러나도록 화학적기계적 연마하는 단계와, 실리콘질화막을 식각 방지막으로 하여 하드 마스크막을 식각하며 그 하부의 반도체 기판을 트렌치로 식각하는 단계와, 트렌치가 형성된 결과물에 갭필 절연막을 형성하고 실리콘질화막이 드러나도록 갭필 절연막 표면을 화학적기계적 연마하는 단계와, 실리콘질화막을 제거하는 단계를 포함한다.
도 1은 종래 기술에 의한 셀로우 트렌치 소자분리막의 결함을 나타낸 도면,
도 2a 내지 도 2k는 본 발명에 따른 셀로우 트렌치 소자분리막의 제조 방법을 설명하기 위한 공정 순서도,
도 3은 본 발명에 따라 제조된 셀로우 트렌치 소자분리막의 양호한 상태를 나타낸 도면.
이하 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대해 설명하고자 한다.
도 2a 내지 도 2k는 본 발명에 따른 셀로우 트렌치 소자분리막의 제조 방법을 설명하기 위한 공정 순서도로서, 이를 참조하면 본 발명의 제조 공정은 다음과 같다.
우선 도 2a에 도시된 바와 같이, 반도체 기판으로서 실리콘 기판(100)을 열산화하여 패드 산화막(102)을 성장시키고 그 위에 하드 마스크막(104) 및 반사 방지막(106)을 순차적으로 적층한다. 이때, 하드 마스크막(104)은 폴리실리콘을 사용한다. 그리고 반사 방지막(106) 상부에 감광막을 도포하고 반도체 소자 분리용 마스크를 이용하여 감광막을 노광 및 현상하여 소자 분리 영역을 정의하는 감광막 패턴(108)을 형성한다.
그 다음 도 2b에 도시된 바와 같이, 감광막 패턴(108)를 사용한 식각 공정으로 상기 적층된 반사 방지막(106)과 하드 마스크막(104)을 패터닝(106', 104')한다. 도 2c에 도시된 바와 같이, 감광막 패턴(108)과 패터닝된 반사 방지막(106')을 제거한다.
이어서 도 2d에 도시된 바와 같이, 상기 결과물 전면에 실리콘산화막(110)을 증착하고 이를 건식 또는 전면 식각(etch back)해서 도 2e에 도시된 바와 같이, 하드 마스크막(104') 측벽에 스페이서(110)를 형성한다.
계속해서 도 2f에 도시된 바와 같이, 상기 스페이서(110)가 형성된 결과물 전면에 실리콘질화막(112)을 증착하고 도 2g에 도시된 바와 같이, 하드 마스크막(104') 표면이 드러나도록 화학적기계적연마(Chemical Mechanical Polishing) 공정을 진행한다. 도면 부호 112'는 연마된 실리콘질화막을 나타낸 것이다.
그리고 도 2h에 도시된 바와 같이, 하드 마스크막(104')을 식각으로 제거하면서 그 하부의 실리콘 기판(100)을 트렌치(113)로 식각한다. 트렌치 식각 후에, 그 표면을 보호하기 위하여 트렌치(113) 내측 및 실리콘질화막(112') 표면에 라이너막(Liner layer)으로서 실리콘산화막 또는 실리콘질화막을 형성한다.
그 다음 도 2i에 도시된 바와 같이, 상기 결과물에 트렌치(113)를 매립하도록 갭필 절연막(116)으로서 실리콘산화막 또는 TEOS(tetraetylorthosilicate)를 형성하고 도 2j에 도시된 바와 같이, 갭필 절연막(116)의 표면을 실리콘질화막(112')이 드러날 때까지 화학적기계적연마로 식각한다. 이때, 도면 부호 116'은 화학적기계적연마 공정에 의해 식각된 갭필 절연막을 나타낸 것이다.
그리고나서 도 2k에 도시된 바와 같이, 실리콘질화막(112')을 제거하여 본 발명에 따른 셀로우 트렌치 소자분리막을 완성한다.
도 3은 본 발명에 따라 제조된 셀로우 트렌치 소자분리막의 양호한 상태를 나타낸 도면이다. 도 3을 참조하면, 본 발명에 따른 셀로우 트렌치 소자분리막은 트렌치에 매립된 갭필 절연막(116')의 측벽에 스페이서(110') 및 패드 산화막(102)이 형성되어 있으므로 도면 부호 B와 같이 소자 분리막의 모서리 부근이 과도 식각되지 않기 때문에 소자의 구동시 전기장이 소자분리막의 모서리 부근으로 집중되어 누설이 발생되거나 이후 형성되는 게이트 산화막이 파괴되는 킨크 효과의 발생을 미연에 방지한다.
이상 설명한 바와 같이, 본 발명에 따라 제조된 셀로우 트렌치 소자분리막은 트렌치에 매립된 갭필 절연막의 측벽에 스페이서 및 패드 산화막이 추가 형성되어 있으므로 소자 분리막 모서리 부근의 과도 식각을 막는다. 이로 인해, 본 발명은 소자의 구동시 전기장이 소자분리막의 모서리 부근으로 집중되어 누설이 발생되거나 이후 형성되는 게이트 산화막이 파괴되는 킨크 효과의 발생을 미연에 방지할 수 있어 반도체 소자의 수율 및 신뢰성을 향상시킬 수 있는 이점이 있다.
한편, 본 발명은 상술한 실시예에 국한되는 것이 아니라 후술되는 청구범위에 기재된 본 발명의 기술적 사상과 범주내에서 당업자에 의해 여러 가지 변형이 가능하다.

Claims (8)

  1. 반도체 소자 분리를 위한 셀로우 트렌치 소자분리막을 제조하는 방법에 있어서,
    상기 반도체 기판 전면에 패드 산화막과 하드 마스크막을 순차적으로 적층하는 단계;
    상기 하드 마스크막 상부에 소자 분리 영역을 정의하는 감광막 패턴을 형성하고 이를 사용하여 상기 하드 마스크막을 패터닝하고 상기 감광막 패턴을 제거하는 단계;
    상기 결과물 전면에 실리콘산화막을 증착하고 이를 식각해서 상기 하드 마스크막 측벽에 스페이서를 형성하는 단계;
    상기 결과물 전면에 실리콘질화막을 증착하고 상기 하드 마스크막 표면이 드러나도록 화학적기계적 연마하는 단계;
    상기 실리콘질화막을 식각 방지막으로 하여 하드 마스크막을 식각하며 그 하부의 반도체 기판을 트렌치로 식각하는 단계;
    상기 트렌치가 형성된 결과물에 갭필 절연막을 형성하고 상기 실리콘질화막이 드러나도록 상기 갭필 절연막 표면을 화학적기계적 연마하는 단계; 및
    상기 실리콘질화막을 제거하는 단계를 포함하는 것을 특징으로 하는 셀로우 트렌치 소자분리막의 제조 방법.
  2. 제 1항에 있어서, 상기 하드 마스크막은 폴리실리콘인 것을 특징으로 하는 셀로우 트렌치 소자분리막의 제조 방법.
  3. 제 1항에 있어서, 상기 하드 마스크막 상부에 반사 방지막을 추가 형성하고, 이를 하드 마스크막과 함께 패터닝한 후에 반사 방지막만을 제거하는 단계를 더 포함하는 것을 특징으로 하는 셀로우 트렌치 소자분리막의 제조 방법.
  4. 삭제
  5. 삭제
  6. 제 1항에 있어서, 상기 트렌치로 식각한 후에, 트렌치 내측 및 상기 실리콘질화막 표면에 라이너막을 추가하는 것을 특징으로 하는 셀로우 트렌치 소자분리막의 제조 방법.
  7. 제 6항에 있어서, 상기 라이너막은 실리콘산화막 또는 실리콘질화막인 것을 특징으로 하는 셀로우 트렌치 소자분리막의 제조 방법.
  8. 제 1항에 있어서, 상기 갭필 절연막은 실리콘산화막 또는 TEOS인 것을 특징으로 하는 셀로우 트렌치 소자분리막의 제조 방법.
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