KR20030027393A - 반도체 장치의 제조 방법 - Google Patents

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Abstract

셀 영역과 주변 영역의 단차에 의한 공정 불량을 최소화하는 반도체 장치의 제조 방법이 개시되어 있다. 반도체 기판의 셀 영역 상에 측면이 수직 프로파일을 갖는 구조물들을 형성하는 단계와, 상기 결과물에 도전층을 형성하는 단계와, 상기 주변 영역에만 선택적으로 제1 질화막 패턴을 형성하는 단계와, 상기 셀 영역에 형성된 도전층을 이방성 식각하여 상기 셀 영역의 도전층의 높이를 낮추는 단계와, 제2 질화막을 형성하는 단계와, 상기 결과물을 연마하여 상기 구조물들의 상부에 형성된 도전층을 제거하는 단계와, 상기 셀 영역 및 주변 영역의 도전층을 패터닝하여 상기 구조물들의 양 측벽에 게이트 전극을 형성함과 동시에 주변 영역에 게이트 라인을 형성하는 단계를 구비하여 반도체 장치를 제조한다. 상기 도전층의 높이가 낮아져서 연마시의 제어가 용이하고 단차가 감소된다. 따라서 연마 시에 단차로 인한 불량을 최소화 할 수 있다.

Description

반도체 장치의 제조 방법{Method for manufacturing semiconductor device}
본 발명은 반도체 장치의 제조 방법에 관한 것으로, 보다 상세하게는 셀 영역과 주변 영역에서 동시에 각 소자를 형성하는 반도체 장치의 제조 방법에 관한것이다.
반도체 장치의 집적도 향상에 따라 소비자의 다양한 욕구에 부응하기 위해 메모리(memory) 제품과 로직(logic) 제품이 하나의 칩에 결합(merge)되는 복합칩이 개발되고 있다. 상기 메모리는 DRAM, SRAM과 같은 휘발성 메모리 장치와 Flash 메모리와 같은 불휘발성 메모리 장치를 포함한다. 상기 복합칩은 개별적인 메모리 제품과 로직 제품을 하나의 칩 안에 구현하기 때문에 소형화, 저전력화, 고속화 및 낮은 EMI(electro magnetic interferance) 노이즈 실현이 가능하다는 등의 장점을 지녀, 최근 많은 분야에서 이의 개발과 관련된 연구가 활발하게 진행되고 있다.
그러나, 상기 복합칩을 형성하기 위해서는 소자 제조시 메모리 제품을 형성하기 위한 공정과 로직 회로를 형성하기 위한 공정을 동시에 고려해 주어야 하는 어려움이 있다. 그러므로, 최근에는 셀 내의 게이트 전극을 형성할 시에 자기 정렬에 의한 방식에 의한 스프릿 게이트 셀을 형성하는 방법(self align split gate cell)이 이용되고 있다. 상기 자기 정렬에 의한 스프릿 게이트을 형성하는 방법의 일 예는 미 합중국 특허 제 4,553,316호에 개시되어 있다.
특히, Flash 메모리와 로직 회로가 결합된 MFL(merged flash logic) 장치의 경우, 상기 스프릿 게이트 셀 방식에 의해 컨트롤 게이트를 형성함으로서 미세한 디자인 룰 하에서도 메모리 셀의 커플링 계수가 증가되고, 소거 효율 및 프로그램 효율이 높은 게이트 전극을 형성할 수 있다.
도 1a 내지 도 1e는 종래의 방법에 의한 스프릿 게이트 셀이 형성되는 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 1a를 참조하면, 반도체 기판 상에 셀 영역(A)과 주변 영역(B)을 구분하고, 소자 분리 공정에 의해 액티브 영역과 필드 영역(C)을 형성한다. 상기 소자분리 공정은 바람직하게는, 셸로우 트렌치 소자분리(shallow trench isolation; STI)를 사용한다. 이 때 상기 필드 영역(C)의 반도체 기판상에는 필드 산화막이 500 내지 1000Å 정도 두껍게 형성되어 있다. 이어서, 상기 반도체 기판 상에 게이트 산화막(10)을 형성한 후, 상기 셀 영역(A)상에 상기 측면이 수직 프로파일을 갖는 다수개의 구조물(12)들을 형성한다.
도 1b를 참조하면, 상기 구조물(12)의 측벽 및 상부면과 게이트 산화막(10) 에 연속하여 도전층(14a, 14b)을 형성한다. 상기 도전층(14a, 14b)은 불순물이 도핑된 폴리실리콘으로 형성한다.
도 1c를 참조하면, 상기 주변 영역(B)에 형성되는 도전층(14b) 상에만 선택적으로 제1 질화막 패턴(16)을 형성한다. 상기 제1 질화막 패턴(16)은 상기 주변 영역(B)과 상기 셀 영역(A)에서의 단차를 감소시켜, 후속 공정으로 진행되는 연마 공정 시에 상기 주변 영역(B)의 도전층(14b)의 연마를 방지하는 역할을 한다. 이어서, 상기 결과물의 셀 영역(A) 및 주변 영역(B) 전체에 제2 질화막(18a, 18b)을 형성한다.
도 1d를 참조하면, 셀 영역(A)에서 상기 구조물(12)상에 형성되어 있는 도전층(14a)이 제거되도록 연마한다. 이 때, 상기 주변 영역(B)에서는 제2 질화막(18b) 및 제1 질화막 패턴(16)까지 연마된다. 그러나 상기 연마 공정시에 경우에 따라서 상기 주변 영역(B)에서 상기 제1 질화막 패턴(16)하부에 구비되는 도전층(14d)의일부가 연마되어 상기 도전층(14d)이 노출되거나, 심한 경우 상기 도전층(14d)이 단절되는 공정 불량이 발생된다. 이는 상기 연마 공정 시에 상기 패턴이 복잡한 셀 영역(A)에 비해 패턴이 단순한 주변 영역(B)에서의 연마 속도가 빨라지고, 상기 주변 영역(B)에서의 패턴들의 높이가 상기 셀 영역(A)에 비해 낮아서, 상기 셀 영역(A)을 연마하는 동안 상기 도전층(14d)의 연마를 방지하기 위해 형성되는 제1 질화막 패턴(16)이 모두 소진되기 때문이다. 특히 상기 주변 영역(B)의 필드 영역(C)의 상부에 형성되는 도전층(14d)은 상기 필드 산화막에 의해 돌출되어 있기 때문에 연마될 가능성이 매우 크다. 만일, 상기와 같은 불량을 감소하고자, 상기 도전층(14a, 14b)의 증착 두께를 감소시킬 경우에는 후속 공정에 의해 형성되는 게이트 전극의 선폭이 감소되어 셀의 동작 불량을 유발하게 되므로 바람직하지 않다.
도 1e를 참조하면, 상기 연마 공정을 수행한 후 남아있는 질화막들(19)을 제거한다. 이어서, 상기 셀 영역(A)에서는 상기 구조물(12) 측벽에 형성된 도전층(14c)만을 남기도록 패터닝하여 게이트 전극(15a)을 형성하고, 주변 영역(B)에서는 상기 도전층(14c)을 패터닝하여 도전층 패턴(15b)으로 형성한다. 상기 도전층 패턴(15b)은 라인형으로 형성되어 상기 셀 영역의 각 셀로 전기적 신호를 전달하는 배선의 역할을 한다.
상기 설명한 바와 같이, 종래의 방법에 의해 스프릿 게이트 셀을 갖는 반도체 장치를 형성할 때 상기 셀 영역의 막을 연마할 시에 상기 주변 영역에서 상기 도전층이 연마되어 공정 불량이 유발되는 문제점이 있다.
따라서, 본 발명의 제1 목적은 셀 영역과 주변 영역간의 단차에 의한 공정 불량을 유발하지 않는 반도체 장치의 제조 방법을 제공하는 데 있다.
본 발명의 제2 목적은 셀 영역과 주변 영역 간의 단차에 의한 공정 불량을 유발하지 않는 플래쉬 메모리 소자와 로직 소자가 병합된 불휘발성 메모리 장치의 제조 방법을 제공하는데 있다.
도 1a 내지 도 1e는 종래의 방법에 의한 스프릿 게이트 셀이 형성되는 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 2a 내지 도 2g는 본 발명의 제1 실시예에 따른 스프릿 게이트 셀이 형성되는 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 3a 내지 도 3l는 본 발명의 제2 실시예에 의한 스플릿-게이트 셀을 갖는 MFL 장116 : 반사 kd지막치의 형성 방법을 설명하기 위한 단면도들이다.
<도면의 주요 부분에 대한 부호의 설명>
200 : 플로팅 게이트 구조물 114a, 114b, 114c, 114d : 제3 도전층
115a : 워드 라인 115b : 게이트 라인
116 : 반사 방지막 118 : 하드 마스크층
120 : 제1 질화막 패턴 122a, 122b : 제2 질화막
상기한 제1 목적을 달성하기 위하여 본 발명은, 셀 영역과 주변 영역으로 구분된 반도체 기판에 게이트 산화막을 형성하는 단계와, 상기 셀 영역 상에 측면이 수직 프로파일을 갖는 구조물들을 형성하는 단계와, 상기 구조물들의 측벽, 상부면과 셀 영역의 표면 및 주변 영역에 연속적으로 도전층을 형성하는 단계와, 상기 주변 영역에만 선택적으로 제1 질화막 패턴을 형성하는 단계와, 상기 제1 질화막 패턴을 마스크로 하여 상기 셀 영역에 형성된 도전층을 부분적으로 이방성 식각하여 상기 셀 영역의 도전층의 높이를 낮추는 단계와, 상기 셀 영역의 도전층 및 주변 영역의 제1 질화막 패턴에 연속적으로 제2 질화막을 형성하는 단계와, 상기 결과물을 연마하여 셀 영역에 구비되는 구조물들의 상부에 형성된 도전층을 제거하는 단계와, 상기 셀 영역 및 주변 영역에 남아있는 질화막을 제거하는 단계; 및 상기 셀 영역 및 주변 영역의 도전층을 패터닝하여 상기 구조물들의 양 측벽에 게이트 전극을 형성함과 동시에 주변 영역에 게이트 라인을 형성하는 단계를 구비하여 반도체 장치를 제조한다.
상기한 제2 목적을 달성하기 위하여 본 발명은, 셀 영역과 주변 영역으로 구분된 반도체 기판의 셀 영역에 플로팅 게이트 구조물을 형성하는 단계와, 상기 플로팅 게이트 구조물 및 반도체 기판 상에 연속적으로 산화막을 형성하는 단계와, 상기 산화막 상에 도전층을 형성하는 단계와, 상기 주변 영역에만 선택적으로 제1 질화막 패턴을 형성하는 단계와, 상기 제1 질화막 패턴을 식각 마스크로 하여 셀 영역에 형성되어 있는 도전층을 부분적으로 이방성 식각하여 상기 셀 영역의 도전층의 높이를 낮추는 단계와, 상기 셀 영역의 도전층 및 주변 영역에 형성된 제1 질화막 패턴의 상부에 연속적으로 제2 질화막을 형성하는 단계와, 상기 결과물을 연마하여 상기 플로팅 게이트 구조물 상에 형성된 도전층을 제거하는 단계와, 상기 셀 영역 및 주변 영역에 남아있는 질화막을 제거하는 단계 및 상기 셀 영역 및 주변 영역의 도전층을 패터닝하여 상기 플로팅 게이트 구조물의 양 측벽에 워드 라인을 형성함과 동시에 주변 영역에 로직 소자의 게이트 라인을 형성하는 단계를 구비하여 불휘발성 메모리 장치를 제조한다.
상기 방법에 의하면, 상기 셀 영역에 게이트 전극을 형성하기 위한 연마 공정을 수행하기 이전에 상기 셀 영역에 형성되어 있는 도전층을 부분적으로 식각하여 상기 도전층의 높이를 낮추어줌으로서, 상기 셀 영역에서와 주변 영역에서의 단차가 감소된다. 또한 상기 셀 영역에서의 도전층의 두께 감소로 인해 연마하여야 할 도전층의 두께가 감소된다. 이로 인해, 상기 연마 공정 시에 상기 주변 영역의 도전층까지 식각되어 발생하는 공정 불량을 최소화할 수 있다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.
도 2a 내지 도 2f는 본 발명의 제1 실시예에 따른 스프릿 게이트 셀이 형성되는 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 2a를 참조하면, 셀 영역(A)과 주변 영역(B)이 구분되어 있는 반도체 기판이 구비된다. 상기 반도체 기판상에 소자 분리 공정을 수행하여 엑티브 영역과 필드 영역(C)을 형성한다. 상기 소자 분리 공정은 바람직하게는, 셸로우 트렌치 소자분리(shallow trench isolation; STI)를 사용한다. 이 때 상기 필드 영역(C)의 반도체 기판상에는 필드 산화막이 500 내지 1000Å 정도 두껍게 형성되어 있다. 상기 반도체 기판 상에 게이트 산화막(30)을 형성하고, 이어서 상기 셀 영역(A)상에는 상기 측면이 수직 프로파일을 갖는 다수개의 구조물(32)들을 형성한다.
도 2b를 참조하면, 상기 구조물(32)의 측벽 및 상부면과 게이트 산화막(30)의 표면에 연속하여 도전층(34a)을 형성한다. 상기 도전층은 불순물이 도핑된 폴리 실리콘으로 형성된다. 이어서, 상기 주변 영역(B)의 도전층(34b)상에만 선택적으로 질화물로 형성되는 반사 방지막(36)과 산화물로 형성되는 하드 마스크층(38)을 순차적으로 형성한다.
도 2c를 참조하면, 상기 주변 영역(B)에 형성되어 있는 상기 하드 마스크층(38)상에만 선택적으로 제1 질화막 패턴(40)을 형성한다. 구체적으로, 상기 셀 영역(A)및 주변 영역(B)상에 형성된 막들의 상부에 예비 질화막을 형성한다. 이어서, 상기 예비 질화막 상에 산화물로 이루어지는 식각 보호막을 형성하고, 상기 셀 영역(A)에 형성된 식각 보호막을 선택적으로 제거하여, 상기 주변 영역(B)에 식각 보호막 패턴(42)을 형성한다. 상기 식각 보호막 패턴(42)을 식각 마스크로 하여 상기 셀 영역(A)의 예비 질화막을 등방성 식각하여 상기 주변 영역에만 질화막을 남겨 상기 제1 질화막 패턴(40)을 형성한다. 이어서, 상기 식각 보호막 패턴(42)을 제거한다.
도 2d를 참조하면, 상기 제1 질화막 패턴(40)을 마스크로 하고, 상기 셀 영역(A)에 형성되는 도전층(34a)을 부분적으로 이방성 식각하여 상기 셀 영역(A)의 도전층(34c)의 높이를 낮춘다. 이 때 상기 셀 영역(A)의 구조물(32)의 상부 및 게이트 산화막(30)상에 남아있는 도전층(34c)의 높이는 약 300 내지 500Å이 되도록 한다. 이에 따라, 후속의 연마 공정을 수행할 시에 연마하여야 하는 두께가 감소되어 연마 시간이 감소될 뿐 아니라, 연마 종말점을 제어하는데 유리해진다. 또한, 상기 셀 영역(A)과 주변 영역(B)간의 단차가 감소된다. 이 때 이방성 식각에 의해 공정이 수행되므로, 상기 구조물(32)의 양측벽에 형성되어 있는 상기 도전층(34c)의 두께는 감소되지 않는다.
도 2e를 참조하면, 상기 결과물의 셀 영역(A) 및 주변 영역(B) 전체에 제2 질화막(44a, 44b)을 형성한다. 상기 주변 영역(B)에 형성되는 제1 질화막 패턴(40) 및 제2 질화막(44b)은 후속 공정으로 진행되는 연마 공정 시에 상기 주변 영역(B)에 형성되어 있는 도전층(34b)이 연마되는 것을 방지하는 역할을 한다. 상기 셀 영역(A)에는 제2 질화막(44a)만이 형성되어 있고, 상기 주변 영역(B)에는 제1 질화막 패턴(40) 및 제2 질화막(44b)이 형성되어 있으므로 상기 주변 영역(B)에서의 질화막(40, 44b)이 상대적으로 두껍게 형성된다. 또한 상기 셀 영역(A)에서의 도전층(34d)의 두께가 주변 영역(B)의 도전층(34b)에 비해 감소되었으므로, 상기셀 영역(A)과 주변 영역(B)이 단차가 감소되거나 또는 오히려 주변 영역(B)의 막들이 셀 영역(A)에 비해 더 높게 형성된다.
도 2f를 참조하면, 셀 영역(A)에서 상기 구조물(32)상에 형성되어 있는 도전층이 제거되도록 연마한다.
그런데, 상기 셀 영역(A)에서의 도전층(34d)은 이전의 공정에서 부분적으로 이방성 식각하여 상기 도전층(34d)의 높이가 낮아졌기 때문에, 연마를 수행하여야 하는 막의 두께도 감소되고, 이에 따라 연마를 수행하는 시간이 감소된다. 또한 상기 연마 공정 시에 식각 종말점을 제어하기에 용이하다. 그리고, 상기 셀 영역(A)과 주변 영역(B)이 단차가 감소되거나 또는 오히려 주변 영역(B)의 막들이 셀 영역(A)에 비해 더 높게 형성되므로, 상기 연마 공정 시에 상기 패턴이 복잡한 셀 영역(A)에 비해 패턴이 단순한 주변 영역(B)에서의 연마 속도가 빨라져서, 상기 셀 영역(A)을 연마하는 동안 상기 주변 영역(B)의 도전층(34b)의 상부까지 연마되어 발생하는 불량을 최소화 할 수 있다.
도 2g를 참조하면, 셀 영역(A)에서는 상기 구조물(32)들 측벽에 형성된 도전층(34d)만을 남기도록 패터닝하여 게이트 전극(35a)을 형성하고, 주변 영역(B)에서는 상기 도전층(34b)을 패터닝하여 도전층 패턴(35b)으로 형성한다. 상기 도전층 패턴(35b)은 라인형으로 형성되어 상기 셀 영역(A)에 형성되는 각 셀로 전기적 신호를 전달하는 배선의 역할을 한다.
따라서 상기 셀 영역과 주변 영역과의 단차에 의해 발생되는 공정 불량을 최소화 하면서, 상기 셀 영역에서 상기 구조물들 측벽에 원하는 선폭을 갖는 스프릿게이트를 형성함과 동시에 주변 영역에서 도전성 패턴을 형성할 수 있다.
도 3a 내지 도 3l는 본 발명의 제2 실시예에 의한 스플릿-게이트 셀을 갖는 MFL 장치의 형성 방법을 설명하기 위한 단면도들이다. 여기서, 각 a도는 플래쉬 메모리 소자가 형성되는 메모리 셀 영역을 나타내고, 각 b도는 로직 소자가 형성되는 주변 영역을 나타낸다.
도 3a를 참조하면, 셀 영역(A)과 주변 영역(B)이 구분되는 반도체 기판에 소자 분리 공정을 수행하여 액티브 영역과 필드 영역(C)을 형성한다. 상기 소자분리 공정은 바람직하게는, 셸로우 트렌치 소자분리(shallow trench isolation; STI)를 사용한다. 이 때 상기 필드 영역(C)의 반도체 기판상에는 필드 산화막이 500 내지 1000Å 정도 두껍게 형성되어 있다. 이어서, 상기 반도체 기판 상에 플래쉬 메모리 소자의 게이트 산화막(101), 플로팅 게이트용 제1 도전층(103) 및 질화막(도시하지 않음)을 순차적으로 형성한다. 이어서, 사진식각 공정으로 상기 질화막을 패터닝하여 플로팅 게이트 영역을 정의하는 질화막 패턴(106)을 형성한다. 이때, 상기 질화막을 어느 정도 과도 식각하여 상기 질화막 패턴(106)들 사이의 제1 도전층(103)이 소정 두께만큼 소모된다.
도 3b를 참조하면, 상기 질화막 패턴(106) 및 제1 도전층(103) 상에 산화막을 약 2000∼2500Å의 두께로 증착하고, 상기 산화막을 이방성 식각하여 상기 질화막 패턴(106)의 측벽에 산화막 스페이서(107)를 형성한다. 이어서, 상기 산화막 스페이서(107)를 식각 마스크로 이용하여 상기 제1 도전층(103) 및 게이트 산화막(101)을 건식 식각한다. 이어서, 통상의 이온주입 공정으로 상기 산화막 스페이서(107)들 사이의 노출된 기판 표면 부위에 소오스 영역(110)을 형성한다.
도 3c를 참조하면, 노출된 기판 상에 약 30Å의 산화막이 성장되도록 산화 공정을 실시하여 상기 제1 도전층(103)의 측면을 어느 정도 산화시키면서 상술한 식각 공정에 의해 유발된 실리콘 손상을 큐어링한다. 상기 결과물 상에 산화물로 이루어진 라이너막(109)을 약 500Å의 두께로 증착하고 이를 에치백하여 상기 제1 도전층(103)을 후속 공정에서 형성되어질 소오스 라인과 절연시킨다. 이하, 상기 산화막 스페이서(107)와 라이너막(109)을 합하여 제1 스페이서(108)라 한다.
이어서, 상기 질화막 패턴(106), 제1 스페이서(108) 및 소오스 영역(110) 상에 도전 물질을 증착하여 제2 도전층을 형성하고, 상기 질화막 패턴(106)의 표면이 노출될 때까지 화학 기계적 연마(CMP) 공정으로 상기 제2 도전층을 제거하여, 상기 제1 스페이서(108)들 사이의 갭을 매립하면서 상기 소오스 영역(110)과 연결되는 소오스 라인(112)을 형성한다. 상기 소오스 라인(112)은 소오스 콘택으로 제공되며, 콘택 마진을 증가시키기 위해 형성한다.
도 3d를 참조하면, 산화 공정으로 상기 소오스 라인(112)의 표면을 선택적으로 산화시켜 마스크층(도시하지 않음)을 형성한 후, 상기 질화막 패턴(106)을 제거한다. 이어서, 상기 제1 스페이서(108)를 식각 마스크로 이용하여 상기 제1 도전층(103)을 이방성 식각한다. 이때, 상기 제1 도전층(103)과 동일한 폴리실리콘으로 이루어진 소오스 라인(112)은 그 위에 형성된 마스크층에 의해 보호된다. 그리고, 산화 공정을 실시하여 상술한 식각 공정에 의해 유발된 실리콘 손상을 큐어링한 후, 불산(HF) 등으로 기판을 세정한다. 따라서, 플래쉬 메모리 소자의 게이트산화막, 상기 제1 스페이서(108)에 의해 두 개로 분리된 플로팅 게이트(104) 및 상기 제1 스페이서(108)들 사이의 갭을 매립하고 상기 소오스 영역(110)과 연결되는 소오스 라인(112)을 포함하는 플로팅 게이트 구조물(200)이 형성된다. 이때, 주변 영역(B)은 모든 층들이 제거되어 기판이 노출된 상태이다.
도 3e를 참조하면, 상기 플로팅 게이트 구조물(200) 및 기판 상에 산화막(111)을 약 150∼200Å의 두께로 형성한다. 상기 산화막(111)은 셀 영역(A)에서는 플로팅 게이트와 컨트롤 게이트를 절연시키는 층간 유전막으로 제공되고, 주변 영역(B)에서는 로직 소자의 게이트 산화막으로 제공된다. 이어서, 상기 산화막(111) 상에 제3 도전층(114a, 114b)을 형성한다. 상기 제3 도전층(114a, 114b)은 셀 영역(A)에서는 플레쉬 메모리 셀의 워드 라인으로 제공되고, 상기 주변 영역(B)에서는 로직 소자의 게이트 라인으로 제공된다. 상기 제3 도전층(114a, 114b)은 불순물이 도핑된 폴리실리콘막으로 형성한다. 상기 제3 도전층(114a, 114b)은 상기 워드 라인의 선폭 및 로직 소자의 게이트 라인의 선폭을 고려하여 소정의 두께로 형성하며, 일반적으로 약 2000Å의 두께로 형성한다.
도 3f를 참조하면, 상기 주변 영역(B)에 형성되어 있는 상기 제3 도전층(114b) 상에만 선택적으로 반사 방지막(116) 및 하드 마스크층(118)을 형성한다.
구체적으로, 상기 제3 도전층(114a, 114b) 상에 SiN 또는 SiON을 약 200∼300Å의 두께로 증착하여 반사 방지막을 형성한다. 상기 반사 방지막은 후속하는 사진식각 공정시 하부 기판으로부터 빛이 난반사되는 것을 방지하여 포토레지스트 패턴을 용이하게 형성하도록 한다. 상기 반사 방지막 상에 산화물을 약 500Å의 두께로 증착하여 하드 마스크층을 형성한다. 이어서, 상기 주변 영역에 선택적으로 포토레지스트 막을 형성하여 상기 주변 영역(B)을 마스킹하고, 상기 반사 방지막과 상기 하드 마스크층을 순차적으로 식각한다. 따라서 상기 주변 영역(B)에 형성되어 있는 상기 도전층(114b)상에만 선택적으로 반사 방지막(116) 및 하드 마스크층 (118)을 형성할 수 있다.
도 3g를 참조하면, 상기 주변 영역(B)에만 선택적으로 제1 질화막 패턴(120)을 형성한다. 구체적으로, 상기 결과물 상에 질화물을 증착하여 제1 질화막을 형성한다. 상기 제1 질화막 상에 산화물을 약 800Å의 두께로 증착하여 식각 보호층(etch-protecting layer)을 형성한다. 이어서, 상기 주변 영역(B)을 마스킹하는 포토레지스트 패턴을 형성한 후 셀 영역(A)에 노출된 식각 보호층을 등방성 식각하여 상기 주변 영역(B)에만 식각 보호층 패턴(122)이 남도록 한다. 그리고 상기 포토레지스트 패턴을 제거한 후, 상기 주변 영역(B)의 식각 보호층 패턴(122)을 식각 마스크로 이용하여 상기 셀 영역(A)의 노출된 제1 질화막 제거한다. 그러면, 주변 영역에만 제1 질화막 패턴(120)이 잔존하게 된다. 그리고, 상기 식각 보호층 패턴(122)을 제거한다.
도 3h를 참조하면, 상기 제1 질화막 패턴(120)을 식각 마스크로 상기 제3 도전층(114a)을 부분적으로 이방성 식각하여, 상기 셀 영역(A)에 형성되어 있는 제3 도전층(114a)의 높이를 낮춘다. 이 때 상기 셀 영역(A)의 상기 플로팅 게이트 구조물(200)의 상부 및 산화막(111)상에 남아있는 제3 도전층(114c)의 높이는 약 300내지 500Å이 되도록 한다. 따라서 상기 셀 영역(A)과 상기 주변 영역(B)간의 단차가 감소될 뿐 아니라, 후속의 연마 공정 시에 연마하여야 할 막의 두께가 감소된다. 때문에, 연마 시간이 감소되고, 연마 종말점을 제어하는데 유리해진다. 그리고, 상기 이방성 식각을 수행에 의해 상기 플로팅 게이트 구조물(200)의 양 측벽에 형성되어 있는 제3 도전층(114c)은 거의 식각되지 않기 때문에, 후속 공정에서 의해 형성되는 워드 라인의 선폭이 감소하지 않음을 알려둔다.
도 3i를 참조하면, 상기 결과물의 전면, 즉 상기 제3 도전층(114b, 114c) 및 제1 질화막 패턴(120) 상에 질화물을 증착하여 제2 질화막(124a, 124b)을 형성한다. 상기 주변 영역(B)에 형성되는 제1 질화막 패턴(120) 및 제2 질화막(124b)은 후속 공정으로 진행되는 연마 공정 시에 상기 주변 영역(B)에 형성되어 있는 제3 도전층(114b)의 연마를 방지하는 역할을 한다. 상기 셀 영역(A)에는 제2 질화막(124a)만이 형성되어 있고, 상기 주변 영역(B)에는 제1 질화막 패턴(120) 및 제2 질화막(124b)이 형성되어 있으므로 상기 주변 영역(B)에서의 질화막(120, 124b)이 상대적으로 두껍게 형성된다. 또한 상기 셀 영역(A)에서의 제3 도전층(114c)의 두께가 주변 영역(B)의 제2 도전층(114b)에 비해 감소되었으므로, 상기 셀 영역(A)과 주변 영역(B)간의 단차가 감소되거나 또는 오히려 주변 영역(B)의 막들이 셀 영역(A)에 비해 더 높게 형성된다.
도 3j를 참조하면, 상기 셀 영역(A)에서 플로팅 게이트 구조물(200) 상에 형성된 제3 도전층(114c)이 제거될 때까지 CMP 공정을 수행하여 상기 셀 영역(A)과 주변 영역(B)을 평탄화시킨다. 그런데, 상기 셀 영역(A)에서의 제3 도전층(114c)의높이가 낮아졌기 때문에, 연마를 수행하여야 하는 막의 두께도 감소되어 연마를 수행하는 시간이 감소되고 연마 종말점의 제어가 유리해진다. 또한 상기 셀 영역(A)에서의 도전층(114c)의 높이가 낮아져서, 상기 셀 영역(A)과 주변 영역(B)간에 단차가 감소되거나 또는 오히려 주변 영역(B)의 막들이 셀 영역에 비해 더 높게 형성되어 있다. 그러므로, 상기 연마 공정 시에 상기 패턴이 복잡한 셀 영역(A)에 비해 패턴이 단순한 주변 영역(B)에서의 연마 속도가 빨라지고, 상기 셀 영역(A)과 주변 영역(B)과의 단차에 의해, 상기 셀 영역(A)을 연마하는 동안 상기 주변 영역(B)의 도전층(114b)의 상부까지 연마되어 발생하는 불량을 최소화 할 수 있다.
도 3k를 참조하면, 산화 공정으로 상기 제3 도전층(114c) 및 소오스 라인(112)의 노출된 표면들을 선택적으로 산화시켜 산화막(128)을 형성한다. 이때, 주변 영역(B)은 남아있는 질화막(125)으로 인해 산화 공정이 수행되지 않는다. 이어서, 상기 남아있는 제1 내지 제2 질화막(125)을 등방성 식각에 의해 제거한다.
도 3l를 참조하면, 사진 공정으로 셀 영역(A)을 마스킹하고 주변 영역(B)의 게이트 영역을 오픈시키는 포토레지스트 패턴을 형성하고, 상기 주변 영역(B)의 하드 마스크층(118) 및 반사 방지막(116)을 이방성 식각하여 패터닝한다. 이어서, 상기 셀 영역(A)의 산화막(128) 및 상기 주변 영역(B)의 하드 마스크층 패턴을 식각 마스크로 이용하여 노출된 제3 도전층(114b, 114d)을 이방성 식각한다. 이 때 마스크로 사용된 산화막(128), 하드 마스크층 패턴 및 반사 방지막 패턴은 상기 제3 도전층(114b, 114d)을 식각하는 동안 대부분 소모되며, 후속하는 세정 공정에 의해 모두 제거된다. 이에 따라 상기 플로팅 게이트 구조물의 양 측벽에는 플래쉬 메모리 소자의 워드라인(즉, 컨트롤 게이트)(115a)이 형성되고, 동시에 상기 주변 영역에는 로직 소자의 게이트 라인(115b)이 형성되는 MFL장치를 형성할 수 있다.
따라서 상기 셀 영역과 주변 영역과의 단차가 최소화되고, 또한 연마하여야 할 막의 두께가 감소되므로 연마 공정의 수행에 의해 상기 셀 영역과 주변 영역의 평탄화를 효과적으로 달성할 수 있다. 때문에 상기 셀 영역에서 상기 구조물들 측벽에 원하는 선폭을 갖는 워드 라인을 형성함과 동시에 주변 영역에서 게이트 라인을 형성할 수 있다.
상술한 바와 같이 본 발명에 의하면, 게이트 전극으로 제공되는 도전층을 형성한 이 후에 상기 단차가 높은 셀 영역의 도전층을 부분적으로 식각하여 그 높이를 낮춤으로서, 상기 셀 영역과 주변 영역간의 단차를 감소시킨다. 또한 상기 셀 영역의 도전층의 높이 감소로 인해 후속의 연마 공정시에 연마하여야 할 막의 두께가 감소되는 효과가 있어서, 연마 시간이 단축된다. 따라서 상기 연마 공정 시에 상기 셀 영역의 연마를 수행할 때 주변 영역이 과도하게 연마되는 것을 방지할 수 있다. 때문에 상기 셀 영역 및 주변 영역에서 원하는 선폭을 갖는 소자들을 동시에 형성할 수 있다.

Claims (8)

  1. 셀 영역과 주변 영역으로 구분된 반도체 기판에 게이트 산화막을 형성하는 단계;
    상기 셀 영역 상에 측면이 수직 프로파일을 갖는 구조물들을 형성하는 단계;
    상기 구조물들의 측벽, 상부면과 셀 영역의 표면 및 주변 영역에 연속적으로 도전층을 형성하는 단계;
    상기 주변 영역에만 선택적으로 제1 질화막 패턴을 형성하는 단계;
    상기 제1 질화막 패턴을 마스크로 하여 상기 셀 영역에 형성된 도전층을 부분적으로 이방성 식각하여 상기 셀 영역의 도전층의 높이를 낮추는 단계;
    상기 셀 영역의 도전층 및 주변 영역의 제1 질화막 패턴에 연속적으로 제2 질화막을 형성하는 단계;
    상기 결과물을 연마하여 셀 영역에 구비되는 구조물들의 상부에 형성된 도전층을 제거하는 단계;
    상기 셀 영역 및 주변 영역에 남아있는 질화막을 제거하는 단계; 및
    상기 셀 영역 및 주변 영역의 도전층을 패터닝하여 상기 구조물들의 양 측벽에 게이트 전극을 형성함과 동시에 주변 영역에 게이트 라인을 형성하는 단계를 구비하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  2. 제1항에 있어서, 상기 셀 영역에 형성되는 도전층을 부분적으로 이방성 식각할 때, 남아있는 도전층의 높이가 300 내지 500Å이 되도록 공정을 수행하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  3. 제1항에 있어서, 상기 주변 영역의 도전층 상에 선택적으로 반사 방지막 및 하드 마스크층을 순차적으로 더 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  4. 제1항에 있어서, 상기 주변 영역에만 선택적으로 제1 질화막 패턴을 더 형성하는 단계는,
    상기 셀 영역 및 주변 영역 상에 형성된 막들의 상부에 예비 질화막을 형성하는 단계;
    상기 예비 질화막 상에 산화물로 이루어지는 식각 보호막을 형성하는 단계;
    상기 샐 영역에 형성된 식각 보호막을 선택적으로 제거하여, 상기 주변 영역에 식각 보호막 패턴을 형성하는 단계;
    상기 식각 보호막 패턴을 식각 마스크로 하여 상기 셀 영역의 예비 질화막을 등방성 식각하여 상기 주변 영역에만 질화막을 남기는 단계; 및
    상기 식각 보호막 패턴을 제거하는 단계를 수행하여 이루어지는 것을 특징으로 하는 반도체 장치의 제조 방법.
  5. 셀 영역과 주변 영역으로 구분된 반도체 기판의 셀 영역에 플로팅 게이트 구조물을 형성하는 단계;
    상기 플로팅 게이트 구조물 및 반도체 기판 상에 연속적으로 산화막을 형성하는 단계;
    상기 산화막 상에 도전층을 형성하는 단계;
    상기 주변 영역에만 선택적으로 제1 질화막 패턴을 형성하는 단계;
    상기 제1 질화막 패턴을 식각 마스크로 하여 셀 영역에 형성되어 있는 도전층을 부분적으로 이방성 식각하여 상기 셀 영역의 도전층의 높이를 낮추는 단계;
    상기 셀 영역의 도전층 및 주변 영역에 형성된 제1 질화막 패턴의 상부에 연속적으로 제2 질화막을 형성하는 단계;
    상기 결과물을 연마하여 상기 플로팅 게이트 구조물 상에 형성된 도전층을 제거하는 단계;
    상기 셀 영역 및 주변 영역에 남아있는 질화막을 제거하는 단계; 및
    상기 셀 영역 및 주변 영역의 도전층을 패터닝하여 상기 플로팅 게이트 구조물의 양 측벽에 워드 라인을 형성함과 동시에 주변 영역에 로직 소자의 게이트 라인을 형성하는 단계를 구비하는 것을 특징으로 하는 불휘발성 메모리 장치의 제조 방법.
  6. 제5항에 있어서, 상기 플로팅 게이트 구조물을 형성하는 단계는,
    상기 반도체 기판 상에 제1 산화막 및 제1 도전층을 차례로 형성하는 단계;
    상기 제1 도전층 상에 질화막 패턴들을 형성하는 단계;
    각 질화막 패턴의 측벽에 제1 스페이서들을 형성하는 단계;
    상기 제1 스페이서를 마스크로 이용하여 상기 제1 도전층을 식각하는 단계;
    상기 제1 스페이서들 사이의 갭을 매립하는 소오스 라인을 형성하는 단계;
    상기 질화막 패턴을 제거하는 단계;
    상기 제1 스페이서를 마스크로 이용하여 상기 제1 도전층을 식각하여 플로팅 게이트를 형성하는 단계를 포함하는 것을 특징으로 하는 불휘발성 메모리 장치의 제조방법.
  7. 제5항에 있어서, 상기 셀 영역에 형성되는 도전층을 부분적으로 이방성 식각할 때, 남아있는 도전층의 높이가 300 내지 500Å이 되도록 공정을 수행하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  8. 제5항에 있어서, 상기 주변 영역의 도전층 상에만 선택적으로 반사 방지막 및 하드 마스크층을 더 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
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