KR20010064598A - 플래시 메모리 장치의 필드 절연막 형성 방법 - Google Patents

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Abstract

본 발명은 플래시 메모리 장치의 필드 절연막 형성 방법에 관한 것으로, 게이트 절연막을 형성한 기판에 플로팅 게이트 일부를 구성할 도전층과 실리콘 질화막을 차례로 적층하고 패터닝 작업을 통해 필드 절연막 형성부를 제거한 실리콘 질화막 패턴을 형성하는 단계, 상기 실리콘 질화막 패턴을 식각 마스크로 상기 도전층을 식각하는 단계, 실리콘 질화막을 적층하고 전면 이방성 식각을 통해 스페이서를 형성하는 단계, 상기 실리콘 질화막 패턴과 상기 스페이서를 식각 마스크로 기판을 식각하여 트렌치를 형성하는 단계, 상기 트렌치 내벽에 열산화를 통해 산화막을 형성하는 단계, 실리콘 질화막 라이닝을 형성하는 단계, 전면에 CVD 산화막을 증착하여 상기 트렌치를 매립하는 단계, CMP를 통해 실리콘 질화막 상부의 상기 CVD 산화막을 제거하고 습식 식각을 통해 상기 실리콘 질화막 패턴과 상기 스페이서를 제거하는 단계를 구비하여 이루어진다.
따라서, 트렌치 형성 후 측벽 산화시 플로팅 게이트 하층 형성을 위한 도전층 패턴의 측벽이 함께 산화되면서 역 경사를 형성하고 후속 공정에서 작용하여 셀간 플로팅 게이트 브리지를 형성하여 반도체 장치 불량을 일으키는 것을 방지할 수 있게 된다.

Description

플래시 메모리 장치의 필드 절연막 형성 방법 {A Method of Forming a Field Insulation Layer for Flash Memory Devices}
본 발명은 플래시 메모리 장치의 필드 절연막 형성 방법에 관한 것으로서, 보다 상세하게는 STI에 의한 필드 절연막 형성 방법에 관한 것이다.
반도체 장치의 소자 고집적화 경향이 계속되면서 소자 분리에 사용되던 LOCOS(Local Oxidation on Silicon) 계열의 필드 절연막 형성 방법은 버즈빅(bird's beak)에 의해 액티브 영역의 크기를 줄이는 경향이 있으므로 사용이 줄어들고 있다. 이를 대신하여 기판에 소정의 폭과 깊이로 트렌치를 형성하고 CVD 절연막을 채워 넣어 상대적으로 좁은 면적을 소모하면서도 소자 분리의 신뢰성을 높일 수 있는 STI 방법 사용이 확대되고 있다.
한편, 최근에 비휘발성이면서도 전기적으로 쉽게 데이터를 기록하고 지울 수 있는 플래시 메모리가 특유의 장점으로 수요를 확대하고 있는데, 특히, NAND형 메모리의 경우 셀 형성 밀도를 높일 수 있는 구조로 인하여 각광을 받고 있다. 그리고, 셀 형성 밀도를 높이기 위해서는 이를 뒷받침할 수 있는 소자 분리 방법이 요청되므로 NAND형 플래시 메모리 장치 형성을 위해서는 STI 방법 사용이 일반화되고 있다.
일반적인 STI의 예를 간단히 살펴보면, 우선, 산화막이 형성된 실리콘 기판에 실리콘 질화막을 형성하고 다시 식각 마스크로 사용될 실리콘 산화막을 얹은 다음, 노광공정과 식각공정으로 이루어지는 패터닝 작업을 통해 필드 절연막이 형성될 부분에서 실리콘 산화막과 실리콘 질화막을 제거한다. 그리고, 잔류하는 실리콘 질화막 패턴을 식각 마스크로 계속 식각을 하여 실리콘 기판에 소정의 폭과 깊이를 가진 트렌치를 형성한다. 트렌치 내부에는 대개 식각 손상을 보상하기 위한 산화막을 형성하고, 후속 공정에서 산소의 침투에 의한 추가 산화로 부피가 늘어나고 스트레스가 증가하는 것을 막기 위한 실리콘 질화막 라이닝을 형성한 다음, CVD를 이용하여 두껍게 산화막을 증착함으로써 트렌치를 채우게 된다. 이때 앞서 트렌치 형성시에 식각 마스크로 사용한 실리콘 질화막 패턴 위로 덮인 CVD 산화막은 CMP를이용한 기판 평탄화 작업에서 제거하고, 드러난 실리콘 질화막 패턴은 선택적인 식각을 통하여 제거하여 소자 분리를 이루게 된다.
기판 상에 폴리실리콘층을 먼저 적층하고 STI를 실시하는 일반적인 NAND형 플래시 메모리의 경우, 그렇지 않은 STI 방법에 비해 초기에 형성되는 트렌치의 깊이가 폴리실리콘층의 두께만큼 더 깊어지고 STI의 결과로 필드 절연막 외에 플로팅 게이트의 하부 패턴이 형성된다는 특징이 있다. 그리고, 데이타 소거 및 기입을 위한 높은 전압이 걸리는 부분이 있으므로 이 고전압하에서 소자 분리의 신뢰성을 높이면서도 소자 고집적화를 만족하기 위해 필드 절연막이 채워질 트렌치는 보다 큰 종횡비를 가지며 깊게 형성되어야 한다. 이런 깊은 트렌치 매립을 위하여 실리콘 산화막을 채우는 효율적인 방법이 계속 개발되고 있다.
한편, 일반적인 STI 방법 상의 문제점이 NAND형 플래시 메모리의 형성에서도 계속 문제가 되는데, 대표적인 것이 트렌치에 실리콘 산화막을 채우고 액티브 영역의 실리콘 질화막 마스크를 제거하는 과정에서 트렌치에 형성했던 라이닝용 실리콘 질화막이 함께 제거되면서 필드 절연막과 액티브 영역의 폴리실리콘 패턴 사이에 깊은 틈(Dent)을 형성하고 이 틈에 폴리실리콘이 채워지면서 셀 게이트 형성용 식각 과정에서 남아 인근 셀 사이에 브리지(bridge)를 형성하는 것이다. 따라서 이를 방지하기 위한 많은 대처 방법들이 개발되고 있다.
이 외에도 플래시 메모리 장치 특유의 공정과 구조에 의하여, 플로팅 게이트 하부 패턴을 형성할 폴리실리콘과 CVD로 형성된 필드 절연막 사이에 개재되는 다른 실리콘 산화막층의 작용으로 후속 게이트 식각 공정에서 플로팅 게이트를 이루는폴리실리콘이 완전히 절단되지 않고 셀 간의 단락을 유발시키는 문제가 있었다. 이 현상은 트렌치 형성 후에 측벽 산화 과정에서 폴리실리콘 측벽으로도 산화가 이루어지는데 폴리실리콘은 기판의 단결정 실리콘에 비해 산화가 더 빨리 이루어지고, 특히, 실리콘 질화막 패턴과 접하는 계면으로 더 쉽게 산화가 진행되는 사실에 기인한 것이다. 즉, 이 경우에 산화된 폴리실리콘 측벽은 게이트 식각을 진행하면서 플로팅 게이트를 이루는 폴리실리콘을 식각할 때에 식각비의 차이로 남게 되며 폴리실리콘과 접하는 부분에서 역 경사를 가지므로 산화된 폴리실리콘 아래쪽의 산화되지 않은 폴리실리콘층 일부는 이방성 식각에서 산화된 부분의 마스크 작용으로 길게 남아서 인근 셀의 플로팅 게이트 사이의 전도성 브리지가 된다. 일종의 스트링거(stringer) 현상을 이루는 것이다.
본 발명은 상술한 플래시 메모리 장치의 STI를 이용한 필드 절연막 형성 공정이 원인이 되어 후속 게이트 식각 공정에서 셀 간에 브리지가 형성되는 것을 방지할 수 있는 새로운 플래시 메모리 장치의 필드 절연막 형성 방법을 제공하는 것을 목적으로 한다.
도1 내지 도7은 본 발명의 실시예에 따라 이루어지는 공정의 각 단계를 나타내는 단면도이다.
※도면의 주요 부분에 대한 부호의 설명
10: 기판 11: 게이트 절연막
13: 폴리실리콘 패턴 15: 실리콘 질화막 패턴
21: 스페이서 30: 트랜치
31: 측벽 산화막 33: 라이닝(lining)
41: 실리콘 산화막 51: 필드 절연막
상기 목적을 달성하기 위한 본 발명은, 플래시 메모리 장치의 필드 절연막 형성 방법에 있어서, 게이트 절연막을 형성한 기판에 플로팅 게이트 일부를 구성할 도전층과 실리콘 질화막을 차례로 적층하고 패터닝 작업을 통해 필드 절연막 형성부를 제거한 실리콘 질화막 패턴을 형성하는 단계, 상기 실리콘 질화막 패턴을 식각 마스크로 상기 도전층을 식각하는 단계, 실리콘 질화막을 적층하고 전면 이방성 식각을 통해 스페이서를 형성하는 단계, 상기 실리콘 질화막 패턴과 상기 스페이서를 식각 마스크로 기판을 식각하여 트렌치를 형성하는 단계, 상기 트렌치 내벽에 열산화를 통해 산화막을 형성하는 단계, 실리콘 질화막 라이닝을 형성하는 단계, 전면에 CVD 산화막을 증착하여 상기 트렌치를 매립하는 단계, CMP를 통해 실리콘 질화막 상부의 상기 CVD 산화막을 제거하고 습식 식각을 통해 상기 실리콘 질화막 패턴과 상기 스페이서를 제거하는 단계를 구비하여 이루어진다.
본 발명에서, 실리콘 질화막 패턴을 형성하기 위해서는 실리콘 질화막 위에 바로 포토레지스트를 이용한 노광 및 식각으로 이루어진 패터닝 작업을 실시할 수도 있을 것이나, 대개 보조적으로 실리콘 산화막 패턴을 먼저 형성한 다음 이를 식각 마스크로 실리콘 질화막 패턴을 형성하는 것이 일반적이다. 그리고 실리콘 질화막 패터닝 식각 전에 포토레지스트 패턴을 제거하는 것이 일반적이다.
또한, 습식 식각을 통해 실리콘 질화막을 제거하는 단계에서 트렌치를 채우고 있는 CVD 산화막과 스페이서 질화막 사이의 실리콘 질화막 라이닝 부분도 함께 식각된다. 그러나 실리콘 질화막 라이닝이 형성된 공간을 따라 계속 식각이 계속될 경우 덴트 현상을 일으키게 되므로 식각량을 조절하는 것이 필요하다.
이하 도면을 참조하면서 NAND형 플래시 메모리 형성에서의 실시예를 통해 본 발명을 좀 더 살펴보기로 한다.
도1은 게이트 절연막(11)층이 형성된 기판(10) 전면에 플로팅 게이트 하부를 이룰 도전층으로 폴리실리콘층을 증착시키고 그 위에 실리콘 질화막을 적층한다음, 패터닝 작업을 통해 실리콘 질화막 패턴(15)을 형성하고 이를 식각 마스크로 폴리실리콘 패턴(13)을 식각하여 필드 절연막이 형성될 비활성 영역을 정의한 상태를 나타낸다. 경우에 따라서는 게이트 절연막(11)층까지 식각할 수 있으며, 실리콘 질화막 패턴(15)을 형성하기 위해 먼저 산화막을 적층하여 노광과 식각을 통해 패턴을 형성하고 포토레지트 패턴은 제거한 상태에서 산화막 패턴을 이용하는 방법을 일반적으로 사용한다.
도2는 도1의 상태에서 스페이서(21) 형성을 위한 실리콘 질화막을 적층하고 전면 비등방성 식각을 통해 질화막 스페이서(21)를 형성한 상태를 나타낸다.
도3은 도2의 상태에서 실리콘 질화막 패턴(15)과 스페이서(21)를 식각 마스크로 게이트 절연막(11)과 하부 실리콘 기판(10)을 식각하여 비활성 영역에 트렌치(30)를 형성하고, 트렌치 측벽 산화막(31) 및 실리콘 질화막 라이닝(33)을 형성한 상태를 나타낸다. 이때 폴리실리콘 패턴(13)은 게이트 절연막(11), 실리콘 질화막 패턴(15), 질화막 스페이서(21)로 둘러싸여 있으므로 트렌치 측벽 산화시 폴리실리콘 패턴(13)의 측벽 산화는 일어나지 않는다.
도4는 도3의 상태에서 CVD 공정을 통해 USG(Undoped Silicate Glass)와 같은 실리콘 산화막(41)으로 트렌치를 매립하여 필드 절연막(51)을 형성한 상태를 나타낸다. 이 과정에서 활성 영역의 실리콘 질화막 패턴(15)은 실리콘 산화막(41)으로 덮이게 된다.
도5는 도4의 상태에서 CMP를 통해 실리콘 질화막 패턴(15) 위쪽의 실리콘 산화막(41)을 제거한 상태를 나타낸다. 따라서 활성 영역에 실리콘 질화막 패턴(15)이 드러나게 된다.
도6은 도5의 상태에서 습식 식각을 통해 실리콘 질화막을 선택적으로 제거한 상태를 나타낸다. 실리콘 질화막 패턴(15)과 질화막 스페이서(21) 그리고 실리콘 질화막 라이닝(33)의 일부분이 제거된다. 식각 물질로는 인산을 많이 사용한다. 이때, 실리콘 질화막 라이닝(33)층을 따라 계속적으로 과식각이 이루어지면 틈이 생기고 이 틈이 원인이 되어 셀 간 브리지 현상이 발생할 수 있으므로 식각 정도를 잘 조절해야 한다.
이 상태에서 플로팅 게이트를 형성하기 위해 폴리실리콘 같은 도전층을 적층하고 패턴닝 하게 되며 그 위로 유전막과 콘트롤 게이트를 형성할 도전층과 층간 절연막을 적층한 다음 게이트 식각으로 개개의 셀을 형성하고 플래시 메모리 장치를 이루게 된다.
본 발명에 따르면, 트렌치 형성 후 측벽 산화시 플로팅 게이트 하층 형성을 위한 도전층 패턴의 측벽이 함께 산화되면서 역 경사를 형성하고 후속 공정에서 작용하여 셀간 플로팅 게이트 브리지를 형성하여 반도체 장치 불량을 일으키는 것을 방지할 수 있게 된다.

Claims (3)

  1. 플래시 메모리 장치의 필드 절연막 형성 방법에 있어서,
    게이트 절연막을 형성한 기판에 플로팅 게이트 일부를 구성할 도전층과 실리콘 질화막을 차례로 적층하고 패터닝 작업을 통해 필드 절연막 형성부를 제거한 실리콘 질화막 패턴을 형성하는 단계,
    상기 실리콘 질화막 패턴을 식각 마스크로 상기 도전층을 식각하는 단계,
    실리콘 질화막을 적층하고 전면 이방성 식각을 통해 스페이서를 형성하는 단계,
    상기 실리콘 질화막 패턴과 상기 스페이서를 식각 마스크로 기판을 식각하여 트렌치를 형성하는 단계,
    상기 트렌치 내벽에 열산화를 통해 산화막을 형성하는 단계,
    실리콘 질화막 라이닝을 형성하는 단계,
    전면에 CVD 산화막을 증착하여 상기 트렌치를 매립하는 단계 및
    CMP를 통해 실리콘 질화막 상부의 상기 CVD 산화막을 제거하고 습식 식각을 통해 상기 실리콘 질화막 패턴과 상기 스페이서를 제거하는 단계를 구비하는 것을 특징으로 하는 플래시 메모리 장치의 필드 절연막 형성 방법.
  2. 제 1 항에 있어서,
    상기 실리콘 질화막 패턴은 실리콘 산화막 패턴을 먼저 형성한 다음 상기실리콘 산화막 패턴을 식각 마스크로 이용하여 식각을 실시함으로써 형성하는 것을 특징으로 하는 플래시 메모리 장치의 필드 절연막 형성 방법.
  3. 제 1 항에 있어서,
    상기 플래시 메모리 장치는 NAND형 플래시 메모리 장치인 것을 특징으로 하는 플래시 메모리 장치의 필드 절연막 형성 방법.
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KR100691947B1 (ko) * 2006-02-20 2007-03-09 주식회사 하이닉스반도체 플래쉬 메모리 소자의 제조방법
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100421049B1 (ko) * 2001-09-28 2004-03-04 삼성전자주식회사 반도체 메모리 장치의 제조방법
KR100691947B1 (ko) * 2006-02-20 2007-03-09 주식회사 하이닉스반도체 플래쉬 메모리 소자의 제조방법
KR100816751B1 (ko) * 2006-09-07 2008-03-25 삼성전자주식회사 반도체 장치의 제조 방법
US7541243B2 (en) 2006-09-07 2009-06-02 Samsung Electronics Co., Ltd. Methods of forming integrated circuit devices having gate electrodes formed on non-uniformly thick gate insulating layers

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