KR100691947B1 - 플래쉬 메모리 소자의 제조방법 - Google Patents
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Abstract
본 발명은 플래쉬 메모리 소자의 제조방법에 관한 것으로, 반도체 기판상에 터널 산화막과 부유 게이트용 도전막을 형성하는 단계와, 상기 부유 게이트용 도전막과 상기 터널 산화막과 상기 반도체 기판의 일정 깊이를 식각하여 트렌치를 형성하는 단계와, 상기 트렌치를 포함한 전면에 배리어막을 형성하는 단계와, 상기 트렌치에 절연막을 갭필하여 소자분리막을 형성하는 단계를 포함한다.
액체 캐미컬, 부유 게이트, 배리어막
Description
도 1a 내지 도 1h는 본 발명의 실시예에 따른 플래쉬 메모리 소자의 제조공정 단면도
<도면의 주요 부분에 대한 부호의 설명>
10 : 반도체 기판 11 : 터널 산화막
12 : 부유 게이트용 도전막 13 : 제 1 하드마스크막
14 : 트렌치 15 : 배리어막
16 : 소자분리막 17 : 유전체막
18 : 제어 게이트용 폴리실리콘막
19 : 텅스텐 실리사이드막
20 : 제 2 하드마스크막
본 발명은 플래쉬 메모리 소자의 제조방법에 관한 것으로, 특히 소자분리용 트렌치 갭필 공정시 사용되는 액체 캐미컬에 의한 부유 게이트의 손실을 방지하기 위한 플래쉬 메모리 소자의 제조방법에 관한 것이다.
일반적으로, 트랜지스터와 커패시터 등을 형성하기 위하여 반도체 기판에는 전기적으로 통전이 가능한 활성영역과 전기적으로 통전되는 것을 방지하고 소자를 서로 분리하도록 하는 소자분리영역을 형성하게 된다.
소자분리영역을 형성하는 공정에 있어서 실리콘 기판에 일정한 깊이를 갖는 트렌치를 형성하고, 이 트렌치에 산화막을 매립한 후, 화학적 기계적 연마(Chemical mechanical Polishing) 공정으로 산화막의 불필요한 부분을 식각함으로써, 반도체 기판에 소자분리영역을 형성하는 전통적인 STI (Conventional Shallow Trench Isolation) 스킴이 최근에 많이 이용되고 있다.
그러나, 70nm 이하의 디자인 룰(design rule)을 요구하는 플래쉬 메모리(flash memory) 소자에서는 플로팅 게이트(floating gate)와 소자분리막간의 오버레이 마진(overlay margin) 부족으로 인하여 기존의 전통적인 STI 스킴 대신에 SA-STI(Self Aligned Shallow Trench Isolation) 스킴이 도입되었다.
SA-STI 스킴은 터널 산화막과 부유 게이트용 도전막이 형성된 반도체 기판에 트렌치를 형성하고 트렌치에 절연막을 갭필(gap fill)하여 소자분리막을 형성하는 방식이다.
이처럼 부유 게이트용 도전막을 먼저 형성한 후에 트렌치를 형성하면 부유 게이트용 도전막의 두께만큼 트렌치의 깊이가 깊어지게 되므로 트렌치 갭필 마진 (margin)이 감소되게 된다. 증착 및 식각을 반복하면서 매립을 수행하는 DEDE(Deposition Etch Deposition Etch) 공정을 이용하면 트렌치 갭필 마진을 향상시킬 수 있으나, DEDE 공정의 식각시 사용되는 액체 캐미컬(wet chemical)에 의해 부유 게이트의 측면이 손실되게 되어 셀 문턱전압의 제어가 어려워져 소자 동작이 불가능해지고, 간섭(interference) 및 소자 신뢰성이 취약해지게 된다.
본 발명은 전술한 종래 기술의 문제점을 해결하기 위하여 안출한 것으로써, 소자분리용 트렌치 갭필시 부유 게이트의 손실을 방지할 수 있는 플래쉬 메모리 소자의 제조방법을 제공하는데 그 목적이 있다.
본 발명에 따른 플래쉬 메모리 소자의 제조방법은 반도체 기판상에 부유 게이트용 도전막을 형성하는 단계와, 상기 부유 게이트용 도전막과 상기 반도체 기판의 일정 깊이를 식각하여 트렌치를 형성하는 단계와, 상기 트렌치를 포함한 전면에 배리어막을 형성하는 단계와, 상기 트렌치에 절연막을 갭필하여 소자분리막을 형성하는 단계를 포함한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허청구범위에 의해서 이해되어야 한다.
도 1a 내지 도 1h는 본 발명의 실시예에 따른 플래쉬 메모리 소자의 제조공정 단면도이다.
먼저, 도 1a에 도시하는 바와 같이 반도체 기판(10)상에 터널 산화막(11)과 부유 게이트용 도전막(12)과 제 1 하드마스크막(13)을 적층 형성한다.
부유 게이트용 도전막(12)은 폴리실리콘막을 이용하여 형성하고, 제 1 하드마스크막(13)은 산화막, 질화막, 금속막 중 어느 하나를 이용하여 형성함이 바람직하다. 제 1 하드마스크막(13)으로 사용되는 산화막으로는 SiO2를, 질화막으로는 Si3N4를, 금속막으로는 텅스텐(W), 텅스텐 실리사이드(WSix), 백금(Pt), 아연(Ir) 등을 사용하는 것이 좋다.
이어, 도 1b에 도시하는 바와 같이 사진 식각 공정으로 제 1 하드마스크막(13)을 패터닝하고, 패터닝된 제 1 하드마스크막(13)을 마스크로 부유 게이트용 도전막(12)과 터널 산화막(11)과 반도체 기판(10)의 일정 깊이를 식각하여 트렌치(14)를 형성한다.
그런 다음, 도 1c에 도시하는 바와 같이 후속으로 진행되는 트렌치(14) 갭필 공정시 사용되는 액체 캐미컬(wet chemical)의 침투를 방지하기 위하여 전체 구조물의 표면상에 배리어막(15)을 형성한다.
배리어막(15)은 후속으로 진행되는 트렌치(14) 갭필 공정시 사용되는 액체 캐미컬에 의해 제거되지 않으며, 우수한 접촉 특성을 갖는 물질 예를 들어, 산화막과 질화막의 적층막으로 형성한다. 이때, 산화막과 질화막은 각각 1~1000Å의 두께로 형성하는 것이 좋다.
산화막으로는 Al2O3막, ZrO2막, HfO2막,Ta2O5막, La2O5막 및 SrTiO3막 중 어느 하나를 사용하고, 질화막으로는 AlN막, ZrOxN1-x막, HfOxN1-x막, TaOxN1-x막 및 LaN막 중 어느 하나를 사용한다. 특히, 배리어막(15)을 Al2O3막- AlN막, ZrO2막-ZrOxN1-x막, HfO2막-HfOxN1-x, Ta2O5막-TaOxN1-x, La2O5막-LaN막 중 어느 하나로 구성하면, 산화막과 질화막을 인시튜(in-situ)로 형성할 수 있으므로 장비 이동에 따른 공정 지연을 방지할 수 있다.
배리어막(15)의 형성 방법으로는 원자층 증착법(Atomic Layer Deposition : ALD), 화학기상증착법(Chemical Vapor Deposition : CVD), 물리기상증착법(Physical Vapor Deposition : PVD) 중 어느 하나를 사용하되, 보다 균일한 두께의 배리어막(15)을 얻기 위해서는 원자층증착법을 사용하는 것이 좋다.
원자층증착법을 사용하는 경우에 공정 온도는 터널 산화막(11)을 형성할 때의 온도보다 낮은 온도 예를 들어, 100~1000℃가 되도록 하고, 증착 가스로는 O2, N2, HN3, H2O, H2O2, Ar, He, Ne 등을 사용하며, 활성화 에너지로는 10~1000W의 플라즈마(plasma)를 사용한다.
이어서, 도 1d에 도시하는 바와 같이 증착 및 식각 공정을 반복하면서 매립을 수행하는 DEDE(Deposition Etch Deposition Etch) 공정으로 트렌치(14)에 HDP(High Density Plasma) 산화막을 갭필(gap fill)하고, 제 1 하드마스크막(13)이 노출되도록 HDP 산화막을 평탄 연마하여 소자분리막(16)을 형성한다.
상기 DEDE 공정의 식각시에 BOE(NH4F+HF), HF, H3PO4, H2SO4 등의 액체 캐미컬(chemical)을 사용하는데, 이 액체 캐미컬이 부유 게이트용 도전막(12)으로 침투되면 부유 게이트용 도전막(12)이 손실되게 된다. 그러나, 배리어막(15) 의해 부유 게이트용 도전막(12)으로의 액체 캐미컬 침투가 방지되므로 부유 게이트용 도전막(12)은 손실되지 않는다.
이어서, 도 1e에 도시하는 바와 같이 소자분리막(16)의 표면이 부유 게이트용 도전막(12)이 표면보다 낮아지도록 소자분리막(16)을 일정 두께 리세스(recess)시키어 소자분리막(16)의 높이를 낮춘다. 상기 리세스 공정으로는 건식 식각 공정 또는 액체 캐미컬을 이용한 습식 식각 공정을 사용한다.
다음으로, 도 1f에 도시하는 바와 같이 제 1 하드마스크막(13)을 제거하고, 도 1g에 도시하는 바와 같이 전체 구조물상에 SiO2막과 Si3N4막과 SiO2막을 순차 형성하여 ONO(Oxide-Nitride-oxide) 구조의 유전체막(17)을 형성한다.
이후, 도 1h에 도시하는 바와 같이 제어 게이트용 폴리실리콘막(18)과 텅스텐 실리사이드막(19) 및 제 2 하드마스크막(20)을 순차 형성하고, 사진 식각 공정으로 제 2 하드마스크막(20)을 패터닝한 후, 패터닝된 제 2 하드마스크막(20)을 마 스크로 텅스텐 실리사이드막(19)과 제어 게이트용 폴리실리콘막(18)과 유전체막(17) 및 부유 게이트용 도전막(12)을 식각하여 게이트를 형성한다.
상술한 바와 같이, 본 발명은 소자분리용 트렌치의 표면상에 배리어막을 형성하여 이후에 실시되는 소자분리용 트렌치 갭필 공정시에 사용되는 액체 캐미컬이 부유 게이트용 도전막으로 침투되는 현상을 방지하여 부유 게이트용 도전막의 손실을 원천적으로 막을 수 있다.
따라서, 셀 문턱전압 의 제어가 용이해지고, 소자 신뢰성이 향상되는 효과가 있다.
Claims (11)
- 반도체 기판상에 부유 게이트용 도전막을 형성하는 단계;상기 부유 게이트용 도전막과 상기 반도체 기판의 일정 깊이를 식각하여 트렌치를 형성하는 단계;상기 트렌치를 포함한 전면에 배리어막을 형성하는 단계; 및상기 트렌치에 절연막을 갭필하여 소자분리막을 형성하는 단계를 포함하는 플래쉬 메모리 소자의 제조방법.
- 제 1항에 있어서,상기 배리어막은 산화막과 질화막의 적층막으로 구성되는 플래쉬 메모리 소자의 제조방법.
- 제 2항에 있어서,상기 산화막과 상기 질화막을 각각 1~1000Å의 두께로 형성하는 플래쉬 메리 소자의 제조방법.
- 제 2항에 있어서,상기 산화막은 Al2O3막, ZrO2막, HfO2막,Ta2O5막, La2O5막 및 SrTiO3막 중 어느 하나를 이용하여 형성하는 플래쉬 메모리 소자의 제조방법.
- 제 2항에 있어서,상기 질화막은 AlN막, ZrOxN1-x막, HfOxN1-x막, TaOxN1-x막, LaN막 중 어느 하나를 이용하여 형성하는 플래쉬 메모리 소자의 제조방법.
- 제 1항에 있어서,상기 배리어막을 Al2O3막과 AlN막의 적층막, ZrO2막과 ZrOxN1-x막의 적층막, HfO2막과 HfOxN1-x막의 적층막, Ta2O5막과 TaOxN1-x막의 적층막, La2O5막과 LaN막의 적층막 중 어느 하나를 이용하여 형성하는 플래쉬 메모리 소자의 제조방법.
- 제 1항에 있어서,상기 배리어막을 원자층 증착법, 화학기상증착법, 물리기상증착법 중 어느 하나를 사용하여 형성하는 플래쉬 메모리 소자의 제조방법.
- 제 7항에 있어서,상기 원자층 증착법을 사용하는 경우 100~1000℃의 온도에서 공정을 실시하는 플래쉬 메모리 소자의 제조방법.
- 제 7항에 있어서,상기 원자층 증착법을 사용하는 경우 활성화 에너지로 10~1000W의 플라즈마를 사용하는 플래쉬 메모리 소자의 제조방법.
- 제 1항에 있어서,상기 절연막은 증착 공정과 액체 캐미컬을 이용한 습식 식각 공정을 반복 수행하여 형성하는 플래쉬 메모리 소자의 제조방법.
- 제 10항에 있어서,상기 액체 캐미컬을 HF, BOE, H3PO4, H2SO4 중 어느 하나를 사용하는 플래쉬 메모리 소자의 제조방법.
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