KR20090096360A - 반도체 장치 및 반도체 장치의 제조 방법 - Google Patents

반도체 장치 및 반도체 장치의 제조 방법 Download PDF

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고지로 나가오카
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소니 가부시끼 가이샤
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Abstract

반도체 기판상에 트렌치 패턴을 가지고 설치된 절연막; 상기 트렌치 패턴의 내벽을 덮은 상태로 설치된 게이트 절연막; 상기 게이트 절연막을 통하여 상기 트렌치 패턴 내를 매립하는 동시에, 상기 절연막 상에 있어서의 상기 트렌치 패턴의 양측에 상기 트렌치 패턴보다 광폭으로 돌출하여 형성된 게이트 전극을 포함하는 반도체 장치에 대해 개시한다.

Description

반도체 장치 및 반도체 장치의 제조 방법{SEMICONDUCTOR DEVICE AND METHOD OF MANUFACTURING THE SAME}
본 발명은, 반도체 장치 및 반도체 장치의 제조 방법에 관한 것이며, 특히 금속 게이트 전극을 구비한 반도체 장치 및 그 제조 방법에 관한 것이다.
트랜지스터의 세대가 진행되는 가운데, 미세화에 의한 스케일링도 끊임없이 행해지고 있다. 국제 반도체 기술 로드 맵(ITRS: International Technology Roadmap for Semiconductors)에서는, hp(half pitch) 32nm 세대로 불리고 있는 트랜지스터로, 20nm 이하의 게이트 길이(Lg)가 예상되어 있다. 이 세대의 트랜지스터에 대하여는, 게이트 길이의 스케일링과 합하여, 구동 능력(Ids)의 확보를 위해게이트 절연막의 실효 막두께(EOT: Effective Oxide Thickness)를 스케일링하고, 또한 단채널 효과(SCE: Short Channel Effect)의 억제를 위해 확산층의 깊이(Xj)도 스케일링할 필요가 있다.
이 중, 게이트 절연막의 실효 막두께를 스케일링하는 기술로서는, 게이트 절연막으로서 산화 실리콘막을 대신해 고유전율(High－k) 절연막을 도입하는 구성 외에, 폴리실리콘 게이트 전극 대신에 금속 게이트 전극을 도입하여 게이트 공핍화를 억제하는 기술이 검토되어 있다.
여기서, 금속 게이트 전극에 사용되는 재료, 예를 들면, 텅스텐(W), 티탄(Ti), 하프늄(Hf), 루테늄(Ru), Ir(이리듐)은 반응성이 높은 재료이다. 그러므로 고온으로 열처리를 하면 게이트 절연막과 반응하여, 게이트 절연막의 막질 열화를 일으킨다. 따라서, 금속 게이트 전극을 형성한 후에는, 고온의 열처리를 행하지 않는 것이 바람직하다. 이것을 실현하는 방법의 하나로서 도 2a 내지 도 2k에 나타내는 매립 게이트 프로세스(이른바 다마신 게이트 프로세스)가 제안되어 있다. 이 기술은 예를 들어 비특허 문헌인, Atsushi Yagishita et al., "High Performance Metal Gate MOSFETs Fabricated by CMP for 0.1 ㎛ Regime", International Electron Devices Meeting 1998 Technical Digest pp. 785-788(1998)에 개시되어 있다.
매립 게이트 프로세스에서는, 먼저 도 2a에 나타낸 바와 같이, 반도체 기판(1) 상에 더미 게이트 절연막(2)을 통하여, 폴리실리콘으로 이루어지는 더미 게이트(3) 및 하드 마스크층(4)을 적층 형성한다. 다음에, 이들의 측벽에, 산화 실리콘막이나 질화 실리콘막으로 이루어지는 스페이서 절연막(5a), 제1 측벽 절연막(5b), 및 제2 측벽 절연막(5c) 등의 측벽 절연층을 형성한다. 또한, 반도체 기판(1)의 표면 측에 소스/드레인(1sd)을 형성하고, 이 표면 측에 실리사이드층(6)을 형성한다.
다음에, 도 2b에 나타낸 바와 같이, 반도체 기판(1)의 위쪽을 질화 실리콘으로 이루어지는 라이너 절연막(7)으로 덮고, 또한 산화 실리콘으로 이루어지는 층간 절연막(8)으로 덮는다. 그 후, 도 2c에 나타낸 바와 같이, 층간 절연막(8), 라이너 절연막(7), 및 하드 마스크층(4) 등을 CMP법에 따라 연마함으로써 더미 게이트(3)를 노출시킨다. 이어서, 도 2d에 나타낸 바와 같이, 더미 게이트(3) 및 더미 게이트 절연막(2)을 차례로 선택적으로 에칭 제거하고, 게이트 전극용의 트렌치 패턴 a를 형성한다.
다음에, 도 2e에 나타낸 바와 같이, 트렌치 패턴 a의 내벽을 덮은 상태로, 금속 산화막이나 금속 질화막과 같은 고유전체 재료(예를 들면, 산화 하프늄(HfO2)) 등으로 이루어지는 게이트 절연막(9)을 성막한다. 이어서, 도 2f에 나타낸 바와 같이, 하프늄 실리사이드(HfSix)으로 이루어지는 제1 베이스부 전극 재료 막(10a), 질화 티탄(TiN)으로 이루어지는 제2 베이스부 전극 재료 막(10b), 및 텅스텐(W)으로 이루어지는 주전극 재료 막(10c)을 차례로 적층한 전극 재료 막을 성막하고, 트렌치 패턴 a내를 매립한다.
그 후, 도 2g에 나타낸 바와 같이, 주 전극 재료 막(10c), 제2 베이스부 전극 재료 막(10b), 제1 베이스부 전극 재료 막(10a)을 CMP법에 따라 이 순서로 연마함으로써, 트렌치 패턴 a 내에만 제1 전극 재료 막(10a), 제2 전극 재료 막(10b), 주 전극 재료 막(10c)을 남겨 게이트 전극(10)을 형성한다. 그 후, 도 2h에 나타낸 바와 같이, 게이트 전극(10)을 덮은 상태로 반도체 기판(1) 상에 산화 실리콘으로 이루어지는 상층 절연막(11)을 성막한다. 그 후, 도 2i에 나타낸 바와 같이, 상층 절연막(11)을 패턴 에칭함으로써, 게이트 전극(10)에 이르는 접속 구멍(11a) 을 형성한다.
다음에, 도 2j에 나타낸 바와 같이, 플루오르화수소산을 사용한 에칭을 사전 처리로서 행한 후, 베이스부 도전막(12a)과 주도전막(12b)을 차례로 적층시킨 도전 재료막을 성막하고, 접속 구멍(11a) 내를 매립한다. 그 후, 도 2k에 나타낸 바와 같이, 도전 재료막(12a, 12b)을 CMP법에 따라 연마함으로써, 접속 구멍(11a) 내에만 도전 재료막(12a, 12b)을 남겨 컨택트 플러그(12)를 형성한다. 이상의 공정 후에는, 콘택트 플러그(12)에 접속하는 상태로 여기서 도시하지 않은 배선을 상층 절연막(11) 상에 형성한다.
그러나 전술한 바와 같은 매립 게이트 프로세스를 적용한 제조 방법에서는 다음과 같은 문제가 있다. 즉, 산화 실리콘(SiO2)으로 이루어지는 상층 절연막(11)에 게이트 전극(10)에 이르는 접속 구멍(11a)을 형성할 때의 에칭에 있어서, 산화 하프늄(HfO2) 등으로 이루어지는 게이트 절연막(9), 및 하프늄 실리사이드(HfSix)로 이루어지는 제1 베이스부 전극 재료 막(10a)의 에칭이 진행된다. 특히, 다음 공정의 도전 재료막(12a, 12b)을 성막하는 사전 처리로서 플루오르화수소산을 사용한 에칭을 행함으로써, 이들 층의 에칭이 더 진행되어, 게이트 전극(10)의 양측에 간극 A가 형성된다.
그 결과, 다음의 도 2j에 나타낸 공정에 있어서, 접속 구멍(11a) 내를 매립하는 상태로 도전 재료막(12a, 12b)을 적층 성막한 경우에, 게이트 전극(10) 양측의 간극 A에 이들의 도전 재료막(12a, 12b)이 매립되기 어려워 이 간극 A에 보이드 b가 발생하기 쉽다. 이와 같은 보이드 b의 발생은, 게이트 전극(10)과 컨택트 플러그(12)의 접속 저항을 증대시키는 요인이 된다.
또한, 전술한 에칭에 의해 게이트 절연막(9)도 후퇴하기 때문에, 게이트 전극(10)의 아래쪽에 있어서 게이트 절연막(9)이 박막화하여 내압 열화가 생기는 요인이 된다.
또한, 게이트 전극(10) 양측의 에칭은 각 재료층마다 각각 진행되므로, 게이트 전극(10) 양측에는 상이한 종류의 도전성 재료(10a, 12a)가 혼재하게 된다. 이 로써, 컨택트 플러그(12)의 형성 조건의 최적화를 도모하고 어렵고, 얻어지는 반도체 장치의 특성의 변동이나 불균일의 요인이 된다.
여기서 본 발명은, 매립 게이트 전극의 양측의 재료 막의 후퇴가 방지되고, 이로써, 특성의 향상이 도모된 반도체 장치를 제공하는 것과 이와 같은 반도체 장치의 제조 방법을 제공하는 것을 목적으로 한다.
이와 같은 목적을 달성하기 위한 본 발명의 반도체 장치는, 반도체 기판상에 트렌치 패턴을 가지고 설치된 절연막과, 트렌치 패턴의 내벽을 덮은 상태로 설치된 게이트 절연막; 게이트 절연막을 통하여 트렌치 패턴 내를 매립하는 동시에, 절연막 상에 있어서의 트렌치 패턴의 양측에 상기 트렌치 패턴보다 광폭으로 돌출하여 형성된 게이트 전극을 포함하고 있다.
또 본 발명의 반도체 장치의 제조 방법은, 이와 같은 구성의 반도체 장치를 제조하는 방법이며, 상기 방법은,
반도체 기판상에 더미 게이트를 형성하고, 상기 더미 게이트를 덮은 상태로 절연막을 성막하는 공정;
상기 절연막으로부터 상기 더미 게이트를 노출시킨 후, 상기 더미 게이트를 제거함으로써 상기 반도체 기판을 저부에 노출시킨 트렌치 패턴을 상기 절연막에 형성하는 공정;
상기 게이트 절연막을 통하여 상기 트렌치 패턴 내를 매립하는 전극 재료 막을 성막하는 공정; 및
상기 절연막 상에 있어서의 상기 트렌치 패턴의 양쪽에서 상기 트렌치 패턴 보다 광폭으로 길게 돌출된 형상으로 상기 전극 재료 막을 패터닝함으로써, 상기 전극 재료 막으로 이루어지는 게이트 전극을 형성하는 공정을 포함한다.
이와 같은 구성의 반도체 장치에서는, 트렌치 패턴의 개구 부분이 게이트 전극에 의해 완전히 덮인 상태로 되어, 트렌치 패턴의 측벽과 게이트 절연막 및 게이트 전극과의 경계 부분이 게이트 전극에 의해 보호된다. 그러므로 예를 들면, 게이트 전극을 덮은 상태로 상층 절연막을 설치하고, 이 상층 절연막에 대하여 게이트 전극에 이르는 접속 구멍을 형성한 경우라도, 이 접속 구멍의 저면에 상기 경계 부분이 노출되지 않고, 경계 부분을 보호한 상태로 유지하고 것이 가능하다.
이상 설명한 바와 같이 본 발명에 의하면, 트렌치 패턴 내에 게이트 절연막을 통하여 매립된 게이트 전극과 트렌치 패턴의 측벽과의 경계 부분을 게이트 전극으로 덮어 보호할 수 있으므로, 이 경계 부분에 설치된 재료층의 후퇴에 의한 보이드의 발생 등을 방지할 수 있고, 이로써, 특성의 향상이 도모된 반도체 장치를 얻는 것이 가능하게 된다.
이하 본 발명의 실시예를, 매립 게이트 프로세스에 의해 형성한 금속 게이트 전극을 가지는 절연 게이트 전계 효과 트랜지스터(이른바 MOS 트랜지스터)에 적용하여 설명을 행한다. 여기서는, 먼저 반도체 장치의 제조 방법을 설명하고, 이어서, 이 제조 방법에 따라 얻어지는 반도체 장치의 구성을 설명한다. 또한, 도 2a 내지 도 2k를 사용하여 설명한 종래 기술과 동일한 구성 요소에는 동일한 부호를 부여하여 설명을 행한다.
＜반도체 장치의 제조 방법＞
도 1a 내지 도 1k는 실시예의 제조 방법을 설명하는 단면 공정도이다. 이 중, 도 1a 내지 도 1f에 나타내는 전반의 공정은, 종래 기술로서 도 2 a 내지 도 2f를 사용하여 설명한 단계와 마찬가지로 행해진다. 다음에, 이들 공정의 그 상세를 설명한다.
즉 먼저 도 1a에 나타낸 바와 같이, 예를 들면, 단결정 실리콘으로 이루어지는 반도체 기판(1)을 준비한다. 그리고 여기서 도시는 생략하였으나, 반도체 기판(1)의 표면 측에, 활성 영역을 구획하기 위한 산화 실리콘으로 이루어지는 소자 분리 절연막을 형성하고, 또한 n 채널형 절연 게이트 전계 효과 트랜지스터를 형성하는 활성 영역에는 p웰을 형성하고, p 채널형 절연 게이트 전계 효과 트랜지스터를 형성하는 활성 영역에는 n웰을 형성하고, 또 각각의 활성 영역의 표면 측에 채널 확산층(도시하지 않음)을 형성한다.
또한, 각 영역이 형성된 반도체 기판(1)의 상부에, 산화 실리콘(SiO2)으로 이루어지는 더미 게이트 절연막(2)을 통하여, 폴리실리콘(poly－Si)으로 이루어지는 더미 게이트(3), 및 질화 실리콘(SiN)으로 이루어지는 하드 마스크층(4)을 적층하여 이루어지는 게이트 전극 구조체 G를 형성한다. 이 경우에는, 반도체 기판(1) 상에 각 층을 적층 성막한 후에, 이들의 적층막을 게이트 전극 형상으로 패턴 에칭하여 게이트 전극 구조체 G를 형성한다. 그리고 더미 게이트(3)는, 예를 들면, 50nm ~ 10nm 정도의 높이이며, 30nm 정도의 폭인 것으로 한다.
다음에, 게이트 전극 구조체 G의 측벽에 질화 실리콘(SiN)으로 이루어지는 스페이서 절연막(5a)을 형성한다. 또한, 게이트 전극 구조체 G 및 스페이서 절연막 a를 마스크로 한 불순물 도입에 의해, 반도체 기판(1)의 표면 층에 소스/드레인의 연장(extension) 영역(1ex)을 형성한다.
그 후, 게이트 전극 구조체 G의 측벽에, 또한 산화 실리콘(SiO2)으로 이루어지는 제1 측벽 절연막(5b)과 질화 실리콘(SiN)으로 이루어지는 제2 측벽 절연막(5c)을 형성한다. 이때, 산화 실리콘막(제1 측벽 절연막 재료)과 질화 실리콘막(제2 측벽 절연막 재료)을 상기 순서로 적층 성막하고, 이 적층막을 이방성 에칭함으로써, 게이트 전극 구조체 G의 측벽에만 질화 실리콘막과 산화 실리콘막을 남긴다. 이로써, 제1 측벽 절연막(5b)과 제2 측벽 절연막(5c)을 형성한다.
이어서, 게이트 전극 구조체 G, 및 이 게이트 전극 G의 측벽 각각에 형성되어 있는 스페이서 절연막(5a), 제1 측벽 절연막(5b), 제2 측벽 절연막(5c)을 마스크로 한 불순물 도입에 의해, 반도체 기판(1)의 표면 층에 소스/드레인 영역(1s)d를 형성한다. 그 후, 소스/드레인 영역(1sd)의 노출 표면층, 즉 단결정 실리콘으로 이루어지는 반도체 기판(1)의 노출 표면층을 실리사이드화시켜 실리사이드층(6)을 형성한다.
다음에, 도 1b에 나타낸 바와 같이, 게이트 전극 구조체 G나 실리사이드층(6)을 덮은 상태로, 반도체 기판(1)의 위쪽으로 질화 실리콘(SiN)으로 이루어지는 라이너 절연막(7)을 성막하고, 또한 산화 실리콘(SiO2)으로 이루어지는 층간 절연막(8)을 성막한다. 이 층간 절연막(8)은, 게이트 전극 구조체 G에 의한 불균일(irregularities)을 매립하는 막두께로 성막한다.
그 다음에, 도 1c에 나타낸 바와 같이, 층간 절연막(8)의 위쪽으로부터, 층간 절연막(8), 라이너 절연막(7), 및 하드 마스크층(4)을 차례로 CMP법에 따라 연마함으로써, 더미 게이트(3)를 노출시킨다. 이로써, 연마면에는, 더미 게이트(3)가 노출되고, 또한 게이트 전극 구조체 G 측벽의 각각에 형성되어 있는 스페이서 절연막(5a), 제1 측벽 절연막(5b), 제2 측벽 절연막(5c), 라이너 절연막(7), 및 층간 절연막(8)이 노출된 상태로 된다.
이어서, 도 1d에 나타낸 바와 같이, 폴리실리콘(poly－Si)으로 이루어지는 더미 게이트(3) 및 산화 실리콘(SiO2)으로 이루어지는 더미 게이트 절연막(2)을 차례로 선택적으로 에칭 제거하고, 이 제거 부분에 매립 게이트 전극 형성용의 트렌치 패턴 a를 형성한다. 그 결과, 반도체 기판(1) 상에, 트렌치 패턴 a를 구비한 절연막(100)이 설치된 구성으로 된다. 그리고 트렌치 패턴 a를 구비한 절연막(100)은, 절연막(5a, 5b, 5c), 라이너 절연막(7), 및 층간 절연막(8)으로 이루어지고, 또 트렌치 패턴 a의 측벽을 구성하는 측벽 절연층으로서 절연막(5a, 5b, 5c)이 설치된 구성으로 되어 있다. 그리고 여기서 형성되는 트렌치 패턴 a는, 더미 게이트(3)의 막두께와 같은 정도의 깊이와 폭로서, 예를 들면, 깊이 50nm ~ 10nm 정도이며, 개구 폭 Wa = 30nm 정도인 것으로 한다.
이 후, 도 1e에 나타낸 바와 같이, 트렌치 패턴 a의 내벽을 덮은 상태로, 게이트 절연막(9)을 성막한다. 게이트 절연막(9)을 구성하는 재료로서는, 종래부터 일반적으로 사용되고 있는 SiO2계 재료, SiOF계 재료 또는 SiN계 재료 외에, 비유전률 k(=ε／ε0)가 대체로 4.0 이상의 이른바 고유전체 재료를 들 수 있다. 고유 전체 재료로서는, 산화 지르코늄(ZrO2), 산화 하프늄(HfO2), 산화 알류미늄(Al2O3), 산화 이트륨(Y2O3), 산화 랜턴(La2O)이라는 금속 산화막이나, 금속 질화막을 예시할 수 있다. 게이트 절연막은 1종류의 재료로 형성되어 있어도 되고, 복수 종류의 재료로 형성되어 있어도 된다. 또한, 게이트 절연막은 단일막(복수의 재료로 이루어지는 복합막을 포함함)이어도 되고, 적층막이어도 된다. n 채널형 절연 게이트 전계 효과 트랜지스터의 게이트 절연막과 p 채널형 절연 게이트 전계 효과 트랜지스터의 게이트 절연막은, 동일 재료로 이루어지는 구성으로 할 수도 있고, 각각 상이한 재료로 이루어지는 구성으로 할 수도 있다.
이상의 같은 게이트 절연막은 주지의 방법에 의해 형성할 수 있다. 특히, 전술한 고유전체 재료로 이루어지는 게이트 절연막을 형성하는 방법으로서, ALD(Atomic Layer Deposition)법, 유기 금속 화학적 기상 성장법(MOCVD법), 스퍼터링법 등을 예시할 수 있다. 예를 들면, 산화 하프늄으로 이루어지는 게이트 절연막(9)의 경우, 염화 하프늄(HfCl2)과 암모니아(NH3)를 사용한 CVD법, 또는 유기계의 하프늄(Hf) 가스를 사용한 CVD법에 따라 성막된다. 또 다른 성막 방법으로서는, 하프늄 질화물의 타겟을 사용한 스퍼터링법에 따라 질화 하프늄막을 성막하고, 상기 질화 하프늄막을 산화함으로써도 성막된다.
이 경우, 일례로서, 막두께 3.0nm 정도의 막두께의 산화 하프늄(HfO2)으로 이루어지는 게이트 절연막(9)을 성막하는 것으로 한다.
이어서, 도 1f에 나타낸 바와 같이, 제1 베이스부 전극 재료 막(10a), 제2 베이스부 전극 재료 막(10b), 및 주전극 재료 막(10c)을 차례로 적층한 전극 재료 막(10a~10c)을 성막하고, 트렌치 패턴 a내를 매립한다. 이들의 전극 재료 막(10a~10c)는, 예를 들면, 각각이 금속 재료를 사용하여 구성되어 있는 것으로 한다.
이 경우, 예를 들면, 하프늄 실리사이드(HfSix)으로 이루어지는 제1 베이스부 전극 재료 막(10a)을 n 채널 MOS 트랜지스터용 전극으로서 성막한다. 이때, 하프늄 실리사이드(HfSix)으로 이루어지는 제1 베이스부 전극 재료 막(10a)는, 예를 들면, 스퍼터법에 따라 대략 15nm의 막두께로 성막한다.
다음에, 질화 티탄(TiN)으로 이루어지는 제2 베이스부 전극 재료 막(10b)을 배리어층으로서 성막한다. 이때, 질화 티탄(TiN)으로 이루어지는 제2 베이스부 전극 재료 막(10b)는, 예를 들면, CVD법, 스퍼터법, ALD법(Atomic Layer Deposition) 등에 의해 성막한다. 이 중 ALD법에서는, 암모니아(NH3) 가스, 테트라클로로티탄(TiCl4) 가스를 교대로 성막실 내에 도입하고, 질화 티탄(TiN)으로 이루어지는 제2 베이스부 전극 재료 막(10b)을 대략 10nm 정도의 막두께로 성막한다.
그 후, 금속을 사용한 주전극 재료 막(10c)을 성막한다. 주도전층(10c)을 구성하는 재료로서는, 텅스텐(W), 티탄(Ti), 하프늄(Hf), 루테늄(Ru), Ir(이리듐) 등의 금속, 또는 이들의 금속의 합금, 또한 금속 화합물이 사용된다. 이와 같은 주전극 재료 막(10c)은, 예를 들면, CVD법에 따라 성막한다. 이 때, 6불화 텅스텐, 수소, 실란 가스를 사용하고, 성막 온도 350℃로 성막을 행하고, 대략 200nm의 막두께로 성막한다.
이상까지는, 도 2a 내지 도 2f에 도시된 종래의 공정과 마찬가지의 단계에서 행해진다. 그러므로 본 발명의 실시예에 따른 반도체 장치의 제조 방법의 특징은 도 1g 내지 도 1k에 도시된 공정이 특징적이다.
즉, 먼저 도 1g에 나타낸 바와 같이, 제1 베이스부 전극 재료 막(10a), 제2 베이스부 전극 재료 막(10b), 및 주 전극 재료 막(10c)을 패터닝함으로써, 게이트 전극(101)을 형성한다. 이 경우, 트렌치 패턴 a의 양측에 있어서, 트렌치 패턴 a보다 광폭으로 길게 돌출된 형상으로 제1 베이스부 전극 재료 막(10a), 제2 베이스부 전극 재료 막(10b), 및 주 전극 재료 막(10c)을 패터닝하는 것이 중요하다. 그 이유는, 트렌치 패턴 a 측벽과 게이트 절연막(9) 및 게이트 전극(101)과의 경계 부분을 보호하면서 제1 베이스부 전극 재료 막(10a), 제2 베이스부 전극 재료 막(10b), 및 주 전극 재료 막(10c)의 패터닝을 행하기 때문이다.
이를 달성하기 위해, 절연막(100) 상에서의 게이트 전극(101)의 선폭 W101을, 트렌치 패턴 a의 개구 폭 Wa보다 충분히 크게 설정한다. 또한, 게이트 전극(101)의 선폭 W101은, 스페이서 절연막(5a), 제1 측벽 절연막(5b), 제2 측벽 절연막(5c) 중 적어도 산화 실리콘(SiO2)으로 구성된 층, 즉 여기서는 제1 측벽 절연막(5b)을 덮는 폭인 것이 바람직하고, 또 이후에 형성하는 접속 구멍의 개구 폭보다 크게 설정되는 것이 바람직하다.
이상의 같은 주 전극 재료 막(10c), 제2 베이스부 전극 재료 막(10b), 및 제 1 베이스부 전극 재료 막(10a)의 패턴 에칭에 의한 게이트 전극(101)의 형성은, 리소그라피 기술에 의해 레지스트 패턴을 형성한다. 즉, 레지스트 패턴을 리소그래피 기법을 사용하여 형성하고, 주 전극 재료 막(10c), 제2 베이스부 전극 재료 막(10b), 및 제1 베이스부 전극 재료 막(10a)을 이 순서로 레지스트 패턴을 마스크로 하여 에칭하고, 이에 의해 게이트 전극(1010)을 형성한다. 주 전극 재료 막(10c), 제2 베이스부 전극 재료 막(10b), 및 제1 베이스부 전극 재료 막(10a)에 대한 에칭은 예를 들면 다음과 같이 행한다.
[주전극층(W)(10c) 및 제2 베이스부 전극층(TiN)(10b)]
사용 가스: Cl2/CF4 = 50 sccm/100 sccm
바이어스 파워: 150W
압력: 1.1Pa
[제1 베이스부 전극층(HfSix)(10a)]
사용 가스: Cl2/BCl3 = 35 sccm/10 sccm
소스 파워: 1000W
바이어스 파워: 150W
압력: 1.3Pa(10밀리 토르)
기판 온도: 40˚C
이상의 같은 게이트 전극(101)의 형성에 있어서는, 예를 들면, 주 전극 재료 막(10c), 제2 베이스부 전극 재료 막(10b), 및 제1 베이스부 전극 재료 막(10a)의 패터닝 시에 마스크로 하여 형성하는 레지스트의 패터닝 정밀도를 고려하여, 트렌치 패턴 a의 단부와 게이트 전극(101)의 단부와의 거리 d를 150nm 정도 이상으로 설정한다.
그리고 이상의 같은 HfSix으로 이루어지는 제1 베이스부 전극층(10a)의 에칭에 있어서는, HfO2으로 이루어지는 게이트 절연막(9)의 에칭도 진행되므로, 게이트 전극(101)의 동일한 형상에 패터닝된다. 단, 게이트 절연막(9)은, 에칭에 의해 패터닝되지 않아도 된다.
또한, 절연막(100) 상에서의 게이트 전극(101)의 선폭 W101와 트렌치 패턴 a의 개구 폭 Wa은 전술한 관계로 유지되고, 또한 하층에 배치되는 실리사이드층(6) 등의 도전층과의 사이의 절연성을 확보할 수 있으면, 이 게이트 전극(101)을 절연막(100) 상에 있어서 그대로 배선으로서 패터닝해도 된다.
다음에, 도 1h에 나타낸 바와 같이, 게이트 전극(101)을 덮은 상태로 산화 실리콘(SiO(2) 등으로 이루어지는 상층 절연막(102)을 성막한다. 상층 절연막(102)의 성막은, HDP(High-Density Plasma) CVD법, 상압 CVD법, 또는 플라즈마 CVD법 등을 적용하여 행한다.
다음에, 도 1i에 나타낸 바와 같이, 상층 절연막(102)에, 게이트 전극(101)에 이르는 접속 구멍(102a)을 형성한다. 이 경우, 리소그라피 기술에 의해 레지스트 패턴을 형성하고, 이 레지스트 패턴을 마스크로 하여 상층 절연막(102)을 에칭함으로써 접속 구멍(102a)을 형성한다. 이때의 에칭 조건은, 종래와 마찬가지의 드라이 에칭을 이용하면 된다.
여기서 형성하는 접속 구멍(102a)의 개구 폭 W102는, 접속 구멍(102a) 내에 설치되는 플러그의 도전성을 고려하여 설정된다. 예를 들면, 이 접속 구멍(102a) 내에 텅스텐(W)으로 되는 컨택트 플러그를 형성하는 경우이면, 그 도전성을 고려하여 개구 폭 W102 = 60nm 정도로 형성되는 것으로 한다. 이와 같이, 일반적으로는 접속 구멍(102a)의 개구 폭 W102는, 트렌치 패턴 a의 개구 폭 Wa(= 30nm 정도)보다 크다.
본 실시예에 있어서는, 이상의 같은 접속 구멍(102a)의 개구 폭(102a)은, 절연막(100) 상에서의 게이트 전극(101)의 선폭 W101보다 작고, 접속 구멍(102a)의 저부가 게이트 전극(101)만으로 구성되는 것이 바람직하다. 이로써, 접속 구멍(102a) 형성 때의 에칭이 절연막(100)에 대하여 영향을 미치는 것을 완전히 방지할 수 있다. 따라서, 절연막(100) 상에서의 게이트 전극(101)의 선폭 W101은, 60nm보다 크게 형성되는 것이 바람직하다.
그리고 이 공정에 있어서는, 게이트 전극(101)에 이르는 접속 구멍(102a)을 형성하는 동시에, 반도체 기판(1)의 소스/드레인(1sd)의 실리사이드층(6)에 이르는 접속 구멍을 형성해도 된다. 또한, 접속 구멍(102a) 형성 때의 에칭이 절연막(100)의 에칭에 대하여 영향을 미치지 않는 범위이면, 접속 구멍(102a)의 개구 폭 W102는, 절연막(100) 상에서의 게이트 전극(101)의 선폭 W101보다 커도 된다.
이 후의 공정은, 종래 기술로서 도 2j 내지 2k를 사용하여 설명한 단계와 마찬가지로 행하여 되고, 다음에, 그 상세를 설명한다.
먼저, 이후에 행하는 컨택트 플러그 형성 공정에 대한 사전 처리로서 자연 산화막을 제거하는 공정을 행한다. 여기서는, 희플루오르화수소산 등의 약액 처리나, 아르곤(Ar) 가스 등을 사용한 스퍼터링, 불소의 래디칼 에칭 등을 적용하면 된다.
다음에, 도 1j에 나타낸 바와 같이, 베이스부 도전막(12a)과 주도전막(12b)을 차례로 적층시킨 도전 재료막을 성막하고, 접속 구멍(11a) 내를 매립한다.
베이스부 도전막(12a)은 배리어층으로서 설치되고, 하층에 티탄층, 상층에 질화 티탄층을 적층한 2층 구조로 형성한다. 하층 티탄층은, 게이트 전극(101) 상에 수nm 있으면 되고, 종래의 스퍼터링법을 이용하여 형성할 수 있다. 상층의 질화 티탄층은, 스퍼터링법이나, CVD법, ALD법에 의해 형성할 수 있다. 이들의 조건도, 종래 사용하고 있는 조건으로 되고, 막두께도 종래 사용하고 있는 막두께로 된다.
주배선막(12b)으로서는, 예를 들면, 종래의 CVD법을 적용하여 텅스텐막을 성막한다.
다음에, 도 1k에 나타낸 바와 같이, 주도전막(12a) 및 베이스부 도전막(12b)을 CMP법에 따라 연마함으로써, 접속 구멍(102a) 내에만 배선 주도전막(12a) 및 베이스부 도전막(12b)을 남겨 컨택트 플러그(12)를 형성한다.
또한, 이 후에는, 콘택트 플러그(12)에 접속하는 상태로 배선(도시되지 않음)을 상층 절연막(11) 상에 형성하고, 반도체 장치(104)를 완성한다.
그리고 상층 절연막(102)에 형성되는 접속 구멍(102a)의 아스펙트비가 충분 히 작은 구성인 경우, 예를 들면, 알루미늄과 같은 도전성이 양호한 재료 막으로 접속 구멍(102a) 내를 매립하고, 이 재료 막을 상층 절연막(102) 상에 있어서 패터닝함으로써 게이트 전극(101)에 접속되는 배선을 형성해도 된다.
＜반도체 장치＞
이상과 같이 하여 형성된 반도체 장치(104)는, 단결정 실리콘으로 이루어지는 반도체 기판(1) 상에, 개구 폭 Wa의 트렌치 패턴 a를 가지는 형상의 절연막(100)이 설치되어 있다. 이 트렌치 패턴 a의 내벽을 덮은 상태로 게이트 절연막(9)이 설치되고, 게이트 절연막(9)을 통하여 트렌치 패턴 a 내를 매립하는 상태로 게이트 전극(101)이 설치되어 있다.
게이트 절연막(9)은, 금속 산화막 또는 금속 질화막으로 이루어지는 고유전체 재료로 구성되어 있는 것이 바람직하고, 이로써, 게이트 절연막(9)의 실효 막두께를 스케일링할 수 있다.
특히, 이 게이트 전극(101)은, 절연막(100) 상에서의 트렌치 패턴 a의 양측에 있어서, 트렌치 패턴 a보다 광폭으로 돌출하여 형성되는 것이 특징이다. 여기서, 트렌치 패턴 a가 형성된 절연막(100)은, 트렌치 패턴 a의 측벽을 구성하는 측벽 절연층으로서 스페이서 절연막(5a), 산화 실리콘(SiO2)으로 이루어지는 제1 측벽 절연막(5b)과 질화 실리콘(SiN)으로 이루어지는 제2 측벽 절연막(5c)을 구비하고 있다. 이와 같은 구성에 있어서, 게이트 전극(101)의 선폭 W101은, 스페이서 절연막(5a), 제1 측벽 절연막(5b), 제2 측벽 절연막(5c) 중 적어도 산화 실리 콘(SiO2)으로 구성된 층, 즉 여기서는 제1 측벽 절연막(5b)을 덮는 폭인 것이 바람직하다.
그리고 이 게이트 전극(101)은, 금속 재료를 사용하여 구성된, 이른바 금속 게이트 전극인 것이 바람직하고, 이로써, 게이트 공핍화를 억제하는 것이 가능하다. 이와 같은 게이트 전극(101)은, 예를 들면, 전술한 바와 같이 하프늄 실리사이드(HfSix)으로 이루어지는 제1 베이스부 전극 재료 막(10a)과, 질화 티탄(TiN)으로 이루어지는 제2 베이스부 전극 재료 막(10b)과, 텅스텐(W), 티탄(Ti), 하프늄(Hf), 루테늄(Ru), Ir(이리듐) 등으로 이루어지는 주전극 재료층(10c)의 적층 구조로 구성된다.
또한, 절연막(100) 상에는, 게이트 전극(101)을 덮는 상층 절연막(102)이 형성되어 있고, 이 상층 절연막(102)에는, 게이트 전극(101)에 이르는 접속 구멍(102a)이 형성되어 있다. 이와 같은 구성에 있어서, 접속 구멍(102a)은, 개구 폭 W102가, 트렌치 패턴 a의 개구 폭 Wa보다 크게, 절연막(100) 상에서의 게이트 전극(101)의 선폭 W101보다 작은 것이 바람직하다.
본 발명의 실시예에 따른 제조 방법, 및 이에 의해 얻어진 반도체 장치(104)에서는, 트렌치 패턴 a의 개구 부분이 게이트 전극(101)에 의해 완전히 덮인 상태로 된다. 그 결과, 트렌치 패턴 a의 측벽과 게이트 절연막(9)과 게이트 전극(101)과의 경계 부분이 게이트 전극(101)에 의해 보호된다. 이러한 이유로, 게이트 전극(101)을 덮은 상태로 상층 절연막(102)에 대하여 게이트 전극(101)에 이르는 접 속 구멍(102a)을 설치한 경우라도, 이 접속 구멍(102a)의 저면에 상기 경계 부분이 노출되지 않는다.
그 결과, 트렌치 패턴 a 내에 게이트 절연막(9)을 통하여 매립된 게이트 전극(101)과 트렌치 패턴 a의 측벽과의 경계 부분을 게이트 전극(101)으로 덮어 보호할 수 있으므로, 이 경계 부분에 설치된 재료층의 후퇴에 의한 보이드의 발생 등을 방지할 수 있다. 그러므로 특성의 향상이 도모된 반도체 장치를 얻는 것이 가능하게 된다.
첨부된 청구의 범위 또는 그 등가물의 범주 내에 있는 한 설계요건 및 그외 요인에 따라 다양한 변형, 조합, 서브조합 및 대안이 이루어질 수 있다는 것을 당업자는 이해할 것이다.
도 1a 내지 도 1k는 본 발명의 실시예에 따른 반도체 장치의 제조 방법에서 각각의 공정을 설명하는 단면 공정도이다.
도 2a 내지 도 2k는 종래의 반도체 장치의 제조 방법에서 각각의 공정을 설명하는 단면 공정도이다.

Claims (9)

  1. 반도체 기판상에 트렌치 패턴(trench pattern)을 가지고 설치된 절연막;
    상기 트렌치 패턴의 내벽을 덮은 상태로 설치된 게이트 절연막;
    상기 게이트 절연막을 통하여 상기 트렌치 패턴 내를 매립하는 동시에, 상기 절연막 상에 있어서의 상기 트렌치 패턴의 양측에 상기 트렌치 패턴보다 광폭으로 돌출하여 형성된 게이트 전극
    을 포함하는 반도체 장치.
  2. 제1항에 있어서,
    상기 게이트 전극을 덮는 동시에, 상기 게이트 전극에 이르는 접속 구멍을 구비한 상태로 상기 절연막 상에 설치된 상층 절연막을 더 포함하는 반도체 장치.
  3. 제2항에 있어서,
    상기 접속 구멍의 개구 폭은, 상기 트렌치 패턴의 개구 폭보다 큰, 반도체 장치.
  4. 제2항에 있어서,
    상기 접속 구멍의 개구 폭은, 상기 절연막 상에 있어서의 상기 게이트 전극의 폭보다 작은, 반도체 장치.
  5. 제1항에 있어서,
    상기 절연막은 상기 트렌치 패턴의 측벽을 구성하는 측벽 절연층을 포함하며, 상기 게이트 전극은 상기 측벽 절연층을 덮은 상태로 구성되어 있는, 반도체 장치.
  6. 제1항에 있어서,
    상기 게이트 전극은 금속 재료로 이루어지는, 반도체 장치.
  7. 제1항에 있어서,
    상기 게이트 절연막은, 금속 산화막 또는 금속 질화막으로 이루어지는, 반도체 장치.
  8. 반도체 기판상에 더미 게이트를 형성하고, 상기 더미 게이트를 덮은 상태로 절연막을 성막하는 공정;
    상기 절연막으로부터 상기 더미 게이트를 노출시킨 후, 상기 더미 게이트를 제거함으로써 상기 반도체 기판을 저부(bottom portion)에 노출시킨 트렌치 패턴을 상기 절연막에 형성하는 공정;
    상기 게이트 절연막을 통하여 상기 트렌치 패턴 내를 매립하는 전극 재료 막을 성막하는 공정; 및
    상기 절연막 상에 있어서의 상기 트렌치 패턴의 양쪽에서 상기 트렌치 패턴보다 광폭으로 돌출된 형상으로 상기 전극 재료 막을 패터닝함으로써, 상기 전극 재료 막으로 이루어지는 게이트 전극을 형성하는 공정
    을 포함하는 반도체 장치의 제조 방법.
  9. 제8항에 있어서,
    상기 게이트 전극을 형성하는 공정 후, 상기 게이트 전극을 덮은 상태로 상층 절연막을 형성하고, 상기 게이트 전극에 이르는 접속 구멍을 상기 게이트 절연막에 형성하는, 반도체 장치의 제조 방법.
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