TWI792904B - 電晶體元件中之閘極結構之形成方法 - Google Patents

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李欣怡
林加明
李昆育
志安 徐
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Abstract

一種方法包含移除第一虛設閘極結構，以形成凹槽圍繞第一奈米結構及第二奈米結構；透過流動式化學氣相沉積(CVD)，沉積犧牲層於凹槽中；以及圖案化犧牲層，以在第一奈米結構與第二奈米結構之間留下部分的犧牲層。此方法更包含沉積第一功函數金屬於第一凹槽中；從凹槽中移除第一功函數金屬及部分的犧牲層；沉積第二功函數金屬於凹槽中，其中第二功函數金屬與第一功函數金屬的類型相反；以及沉積填充金屬於凹槽中的第二功函數金屬上方。

Description

電晶體元件中之閘極結構之形成方法
本揭露之實施方式是有關於一種電晶體元件中之閘極結構及其形成方法。
半導體元件使用於各式各樣的電子應用中，例如像是個人電腦、手機、數位相機、及其他電子設備。半導體元件通常透過依序沉積絕緣或介電層、導電層、及半導體層的材料於半導體基材上方，且利用微影來圖案化各種材料層，以形成電路構件與元件於其上的方式來製造。
半導體產業透過在最小特徵尺寸上的不斷縮減，使更多的構件整合於一給定區域中的方式，持續提高各種電子構件(例如，電晶體、二極體、電阻、電容等)的積體密度。然而，隨著最小特徵尺寸的縮小，產生了需要處理的額外問題。
本揭露提供一種電晶體元件中之閘極結構之形成方法，包含利用非共形沉積製程來沉積犧牲層圍繞第一奈米結構及第二奈米結構，其中第一奈米結構設於第二奈米結構上方，且利用第一凹槽來與第二奈米結構隔開，其中第一奈米結構及第二奈米結構設於第一元件區中的半導體基材上方；圖案化犧牲層，其中在圖案化犧牲層之後，犧牲層的剩餘部分設於第一奈米結構與第二奈米結構之間的第一凹槽中；沉積第一功函數調諧層於第一奈米結構及第二奈米結構上方；圖案化第一功函數調諧層，以移除第一元件區中之第一功函數調諧層的部分；移除犧牲層之剩餘部分；在移除犧牲層之剩餘部分之後，沉積第二功函數調諧層圍繞第一奈米結構及第二奈米結構；以及沉積閘極填充材料於第二功函數調諧層上方。
本揭露提供一種電晶體元件中之閘極結構之形成方法，包含移除第一虛設閘極結構，以形成凹槽圍繞第一奈米結構及第二奈米結構；利用流動式化學氣相沉積(CVD)來沉積犧牲層於凹槽中；圖案化犧牲層，以在第一奈米結構與第二奈米結構之間留下犧牲層的部分；沉積第一功函數金屬於凹槽中；從凹槽移除第一功函數金屬及部分的犧牲層；沉積第二功函數金屬於凹槽中，其中第二功函數金屬與第一功函數金屬的類型相反；以及沉積填充金屬於凹槽中的第二功函數金屬上方。
本揭露提供一種電晶體元件中之閘極結構之形成方法，包含移除第一虛設閘極結構以形成第一凹槽，以及移除第二虛設閘極結構以形成第二凹槽；利用流動式化學氣相沉積(CVD)，來沉積犧牲層於第一凹槽及第二凹槽中；圖案化犧牲層，以從第一凹槽移除犧牲層，而在第二凹槽中留下犧牲層的剩餘部分，犧牲層的剩餘部分設於第一奈米結構與第二奈米結構之間；沉積第一功函數金屬於第一凹槽及第二凹槽中，其中犧牲層阻擋第一功函數金屬在第一奈米結構與第二奈米結構之間的沉積；圖案化第一功函數金屬，以從第二凹槽移除第一功函數金屬，而在第一凹槽中留下第一功函數金屬；移除犧牲層的剩餘部分；沉積第二功函數金屬於第二凹槽中；以及沉積填充金屬於第一凹槽中的第一功函數金屬上方及第二凹槽中的第二功函數金屬上方。
50:基材
50N:n型區、第一區、區
50P:p型區、第二區、區
52:多層堆疊
54:第一半導體層
56:第二半導體層
58:罩幕
62:半導體鰭片、鰭片
64:奈米結構
66:奈米結構、第二奈米結構
68:通道區
72:隔離區、淺溝渠隔離區
74:犧牲層
76:犧牲間隙壁
78A:襯墊
78B:填充材料
80:介電覆蓋層
82:絕緣鰭片
84:虛設閘極層
86:罩幕層
94:虛設閘極
96:罩幕
98:閘極間隙壁
104:源極/汲極凹陷、凹陷
106:內間隙壁
108:磊晶源極/汲極區
108A:襯墊層
108B:主層
108C:精整層
112:接觸蝕刻停止層
114:第一層間介電層
116:凹槽、第二凹槽
124:閘極介電層
124A:介面層
124B:高k介電層
126:犧牲層
128:第一罩幕層
130:閘極電極層
130A:功函數調諧層
130B:黏著層
131:閘極結構
132:第二罩幕層
134:功函數調諧層
136:閘極填充材料
138:閘極電極
138N:閘極電極
138P:閘極電極
140:隔離區
142:蝕刻停止層
144:第二層間介電層
146:金屬半導體合金區
148:源極/汲極接觸
150:閘極接觸
200N:區
200P:區
202:硬化製程
A-A':剖面
B-B':剖面
C-C':剖面
S1:間距
W1:寬度
從以下結合所附圖式所做的詳細描述，可對本揭露之態樣有更佳的了解。應注意的是，根據業界的標準實務，各特徵並未依比例繪示。事實上，為了使討論更為清楚，各特徵的尺寸都可任意地增加或縮減。
第1圖係繪示依照一些實施方式之奈米結構場效電晶體(nano-FET)之例子的三維視圖。
第2圖、第3圖、第4圖、第5A圖、第5B圖、第5C圖、第6A圖、第6B圖、第6C圖、第7A圖、第7B 圖、第7C圖、第8A圖、第8B圖、第8C圖、第9A圖、第9B圖、第9C圖、第10A圖、第10B圖、第10C圖、第11A圖、第11B圖、第11C圖、第12A圖、第12B圖、第12C圖、第13A圖、第13B圖、第13C圖、第14A圖、第14B圖、第14C圖、第15A圖、第15B圖、第15C圖、第16A圖、第16B圖、第16C圖、第17A圖、第17B圖、第17C圖、第18A圖、第18B圖、第18C圖、第18D圖、第18E圖、第19A圖、第19B圖、第19C圖、第20A圖、第20B圖、第20C圖、第21A圖、第21B圖、第21C圖、第22A圖、第22B圖、第22C圖、第23A圖、第23B圖、第23C圖、第24A圖、第24B圖、第24C圖、第25A圖、第25B圖、第25C圖、第26A圖、第26B圖、第26C圖、第27A圖、第27B圖、第27C圖、第28A圖、第28B圖、第28C圖、第29A圖、第29B圖、第29C圖、第30A圖、第30B圖、及第30C圖係依照一些實施方式之奈米結構場效電晶體之製造中之中間階段的剖面視圖。
以下揭露提供許多不同的實施方式或例子，以實施本揭露之不同特徵。以下所描述之構件及配置的特定例子係用以簡化本揭露。當然，這些僅為例子而非旨在限制。例如，在描述中，形成第一特徵於第二特徵之上 方或上，可包含第一特徵與第二特徵以直接接觸方式形成的實施方式，亦可包含額外特徵形成於第一特徵與第二特徵之間，使第一特徵與第二特徵可能並非直接接觸的實施方式。此外，本揭露可能在多個例子中重複參考數字及/或文字。此重複係基於簡化及清楚之目的，以其本身而言並非用以指定所討論之各實施方式及/或架構間的關係。
此外，本文可使用空間關係用語，例如「在…下方(beneath)」、「之下(below)」、「較低的(lower)」、「之上(above)」、「較高的(upper)」、及類似用語，來簡明描述，以描述圖式中所繪示之一部件或一特徵與另一(另一些)部件或特徵之關係。除了圖式中所描繪的方向外，空間關係用語意欲涵蓋裝置在使用或操作上的不同方向。設備可以其他方式定向(旋轉90度或其他方向)，因此可以同樣的方式來解釋本文使用的空間關係描述詞。
在多個實施方式中，形成p型元件及n型元件的置換閘極電極。在一些實施方式中，在形成p型元件的功函數調諧層之前，先形成n型元件的功函數調諧層，以使得對所產生之元件之臨界電壓的更多控制成為可能。在形成p型元件的功函數調諧層之前，先形成n型元件的功函數調諧層的方法包含形成及圖案化犧牲層，以防止n型元件的功函數調諧層形成於p型元件的奈米結構之間。這有助於防止功函數調諧層殘留於p型元件上， 其可能降低p型元件的性能。可利用流動式化學氣相沉積(CVD)方法沉積犧牲層，流動式化學氣相沉積方法在由下而上的成長方面，提供改善的沉積輪廓。此外，流動式化學氣相沉積方法也可在奈米結構之間提供改善之填隙，而無裂縫或間隙。
第1圖係繪示依照一些實施方式之奈米結構場效電晶體(例如，奈米線場效電晶體、奈米片場效電晶體、或類似電晶體)的例子。第1圖為三維視圖，其中為了清楚表示，省略了奈米結構場效電晶體的一些特徵。奈米結構場效電晶體可為奈米片場效電晶體(NSFET)、奈米線場效電晶體(NWFET)、閘極全環場效電晶體(GAAFET)、或類似電晶體。
奈米結構場效電晶體包含奈米結構66(例如，奈米片、奈米線、或類似結構)位於基材50(例如，半導體基材)上的半導體鰭片62上方，而奈米結構66作為奈米結構場效電晶體的通道區。奈米結構66可包含p型奈米結構、n型奈米結構、或其組合。隔離區72，例如淺溝渠隔離(STI)區，設於相鄰的半導體鰭片62之間，而半導體鰭片62可從相鄰的隔離區72之間突出於隔離區72上方。雖然將隔離區72描述/繪示成與基材50分開，但如本文所使用，用語「基材」可指的是單獨的半導體基材，或半導體基材與隔離區的組合。此外，雖然將半導體鰭片62的底部繪示成與基材50分開，但是半導體鰭片62的底部可為與基材50單一且連續的材料。在這 種情況下，半導體鰭片62指的是從相鄰的隔離區72之間延伸至隔離區72上方的部分。
閘極結構131位於半導體鰭片62的頂面上方，且沿著奈米結構66的頂面、側壁、及底面。磊晶源極/汲極區108設於閘極結構131之相對側處的半導體鰭片62上。磊晶源極/汲極區108可在多個半導體鰭片62之間共用。例如，可電性連接相鄰的磊晶源極/汲極區108，像是透過將這些磊晶源極/汲極區108與相同的源極/汲極接觸耦合。
絕緣鰭片82，也稱為混合鰭片或介電鰭片，設於隔離區72上方，且介於相鄰的磊晶源極/汲極區108之間。絕緣鰭片82阻擋磊晶成長，以防止在磊晶成長的期間，一些磊晶源極/汲極區108的聚結。例如，絕緣鰭片82可形成於單元的邊界處，以分離相鄰之單元的磊晶源極/汲極區108。
第1圖更繪示了使用於後續圖式中的參考剖面。剖面A-A'沿著半導體鰭片62的縱軸，且在例如奈米結構場效電晶體之磊晶源極/汲極區108之間之電流流動的方向上。剖面B-B'沿著閘極結構131的縱軸，且在例如垂直於奈米結構場效電晶體之磊晶源極/汲極區108之間之電流流動之方向的方向上。剖面C-C'平行於剖面B-B'，且延伸穿過奈米結構場效電晶體的磊晶源極/汲極區108。為了清楚起見，隨後的圖式參考了這些參考剖面。
第2圖至第30C圖為依照一些實施方式之奈米結構場效電晶體之製造中之中間階段的示意圖。第2圖、第3圖、及第4圖為三維視圖。第5A圖、第6A圖、第7A圖、第8A圖、第13A圖、第14A圖、第15A圖、第16A圖、第17A圖、第18A圖、第28A圖、第29A圖、及第30A圖為沿著與第1圖中之參考剖面A-A'相似之剖面所繪示的剖面圖。第5B圖、第6B圖、第7B圖、第8B圖、第9B圖、第10B圖、第11B圖、第12B圖、第13B圖、第14B圖、第15B圖、第16B圖、第17B圖、第18B圖、第19A圖、第19B圖、第19C圖、第20A圖、第20B圖、第20C圖、第21A圖、第21B圖、第21C圖、第22A圖、第22B圖、第22C圖、第23A圖、第23B圖、第23C圖、第24A圖、第24B圖、第24C圖、第25A圖、第25B圖、第25C圖、第26A圖、第26B圖、第26C圖、第27A圖、第27B圖、第27C圖、第28B圖、第29B圖、及第30B圖為沿著與第1圖中之參考剖面B-B'相似之剖面所繪示的剖面圖。第5C圖、第6C圖、第7C圖、第8C圖、第9C圖、第10C圖、第11C圖、第12C圖、第13C圖、第14C圖、第15C圖、第16C圖、第17C圖、第18C圖、第28C圖、第29C圖、及第30C圖為沿著與第1圖中之參考剖面C-C'相似之剖面繪示的剖面圖。
在第2圖中，提供基材50來形成奈米結構場效 電晶體。基材50可為半導體基材，例如塊體半導體、絕緣體上半導體(SOI)基材、或類似半導體基材，且可為摻雜的(例如，使用p型或n型雜質)或未摻雜的。基材50可為晶圓，例如矽晶圓。通常，絕緣層上半導體基材為形成於絕緣層上的一層半導體材料。絕緣層可為例如埋入式氧化物(BOX)層、氧化矽層、或類似絕緣層。提供絕緣層於基材上，通常是矽或玻璃基材。也可使用其他基材，例如多層或梯度基材。在一些實施方式中，基材50的半導體材料可包含矽；鍺；包含碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦、及/或銻化銦的化合物半導體；包含矽鍺、磷砷化鎵、砷化鋁銦、砷化鋁鎵、砷化鎵銦、磷化鎵銦、及/或磷砷化鎵銦的合金半導體；其組合；或類似材料。
基材50具有n型區50N及p型區50P。n型區50N可用於形成n型元件，像是n型金屬氧化物半導體(NMOS)電晶體，例如n型奈米結構場效電晶體，而p型區50P可用於形成p型元件，像是p型金屬氧化物半導體(PMOS)電晶體，例如p型奈米結構場效電晶體。n型區50N可與p型區50P相鄰或實體上分離(未單獨繪示)，且任意數量的元件特徵(例如其他主動元件、摻雜區、隔離結構等)可設於n型區50N與p型區50P之間。雖然僅繪示了一個n型區50N及一個p型區50P，但是可提供任意數量的n型區50N及p型區50P。
可以p型或n型雜質輕摻雜基材50。可於基材 50的上部上進行抗擊穿(APT)植入，以形成抗擊穿區。在抗擊穿植入期間，雜質可植入基材50中。雜質可具有導電型相反於隨後將形成於n型區50N和p型區50P中之每一個中之源極/汲極區的導電型。抗擊穿區可延伸於奈米結構場效電晶體中的源極/汲極區下方。可使用抗擊穿區來減少從源極/汲極區至基材50的洩電。在一些實施方式中，抗擊穿區中之摻雜濃度的範圍為1018cm-3至1019cm-3。
形成多層堆疊52於基材50上方。多層堆疊52包含交替的第一半導體層54及第二半導體層56。第一半導體層54由第一半導體材料形成，而第二半導體層56由第二半導體材料形成。半導體材料可均選自基材50的候選半導體材料。在所繪示的實施方式中，多層堆疊52包含第一半導體層54及第二半導體層56均三層。應當理解的是，多層堆疊52可包含任意數量的第一半導體層54及第二半導體層56。例如，多層堆疊52可包含第一半導體層54及第二半導體層56均一至十層。
在所繪示的實施方式中，且如隨後將更詳細描述的，將移除第一半導體層54，且將圖案化第二半導體層56，以在n型區50N和p型區50P中均形成奈米結構場效電晶體之通道區。第一半導體層54為犧牲層(或虛設層)，其將在隨後的處理中移除，以暴露出第二半導體層56的頂面及底面。第一半導體層54的第一半導體材料為相對於第二半導體層56的蝕刻具有高蝕刻選擇性 的材料，例如矽鍺。第二半導體層56的第二半導體材料為均適合n型及p型元件的材料，例如矽。
在另一實施方式中(未單獨繪示)，將圖案化第一半導體層54，以在一個區(例如，p型區50P)中形成奈米結構場效電晶體之通道區，且將圖案化第二半導體層56，以在另一個區(例如，n型區50N)中形成奈米結構場效電晶體之通道區。第一半導體層54的第一半導體材料可為適合p型元件的材料，像是矽鍺(例如SixGe1-x，其中x的範圍可為0至1)、純鍺、III-V族化合物半導體、II-VI族化合物半導體、或類似材料。第二半導體層56的第二半導體材料可為適合n型元件的材料，像是矽、碳化矽、III-V族化合物半導體、II-VI族化合物半導體、或類似材料。第一半導體材料及第二半導體材料可相對於彼此的蝕刻具有高蝕刻選擇性，因而可在不移除n型區50N中的第二半導體層56的情況下，移除第一半導體層54，且可在不移除p型區50P中的第一半導體層54的情況下，移除第二半導體層56。每一層可具有小的厚度，例如範圍5nm至30nm的厚度。
在第3圖中，將溝渠圖案化於基材50及多層堆疊52中，以形成半導體鰭片62、奈米結構64、及奈米結構66。半導體鰭片62為圖案化於基材50中的半導體條。奈米結構64及奈米結構66分別包含第一半導體層54及第二半導體層56的剩餘部分。可透過任何可接受的蝕刻製程，例如反應性離子蝕刻(RIE)、中性束蝕 刻(NBE)、類似製程、或其組合，來圖案化溝渠。蝕刻可為異向性的。
可透過任何合適的方法來圖案化半導體鰭片62、奈米結構64、及奈米結構66。例如，利用包含雙重圖案化或多重圖案化製程的一或多個微影製程，來圖案化半導體鰭片62、奈米結構64、及奈米結構66。通常，雙重圖案化或多重圖案化製程結合了微影及自對準製程，而允許欲創建之圖案具有例如間距小於利用單一直接的微影製程所可獲得之間距。例如，在一實施方式中，犧牲層形成於基材上方且利用微影製程來圖案化。利用自對準製程來形成間隙壁於圖案化的犧牲層旁邊。然後移除犧牲層，而剩餘的間隙壁接著可作為罩幕58，以圖案化半導體鰭片62、奈米結構64、及奈米結構66。
在一些實施方式中，半導體鰭片62、奈米結構64、及奈米結構66各具有範圍8nm至40nm的寬度。在所繪示的實施方式中，半導體鰭片62、奈米結構64、及奈米結構66在n型區50N和p型區50P中具有實質相等的寬度。在另一實施方式中，在一區(例如，n型區50N)中的半導體鰭片62、奈米結構64、及奈米結構66比在另一區(例如，p型區50P)中的半導體鰭片62、奈米結構64、及奈米結構66更寬或更窄。此外，雖然半導體鰭片62、奈米結構64、及奈米結構66中的每一個繪示為具有始終一致的寬度，但在其他的實施方式中，半導體鰭片62、奈米結構64、及奈米結構66可具有錐 形的側壁，使得半導體鰭片62、奈米結構64、及/或奈米結構66中的每一個的寬度在朝向基材50的方向上連續地增加。在這樣的實施方式中，半導體鰭片62、奈米結構64、及奈米結構66均可具有不同的寬度且在形狀上呈梯形。
在第4圖中，形成淺溝渠隔離區72於基材50上方且介於相鄰的半導體鰭片62之間。淺溝渠隔離區72設於半導體鰭片62的至少一部分周圍，使得奈米結構64及奈米結構66的至少一部分從相鄰的淺溝渠隔離區72之間突出。在所繪示的實施方式中，淺溝渠隔離區72的頂面低於半導體鰭片62的頂面。在一些實施方式中，淺溝渠隔離區72的頂面高於半導體鰭片62的頂面或與半導體鰭片62的頂面共面(在製程變異內)。
可透過任何合適的方法形成淺溝渠隔離區72。例如，可形成絕緣材料於基材50、奈米結構64、及奈米結構66上方，以及相鄰的半導體鰭片62之間。絕緣材料可為氧化物，例如氧化矽；氮化物，例如氮化矽；類似材料；或其組合，且可透過化學氣相沉積(CVD)製程，例如高密度電漿化學氣相沉積(HDP-CVD)、流動式化學氣相沉積(FCVD)、類似製程、或其組合來形成。可使用透過任何可接受之製程形成的其他絕緣材料。在一些實施方式中，絕緣材料為透過流動式化學氣相沉積形成的氧化矽。一旦形成絕緣材料，就可進行退火製程。在一些實施方式中，形成絕緣材料，使得多餘的絕緣材 料覆蓋奈米結構64及奈米結構66。雖然淺溝渠隔離區72均繪示為單一層，但是一些實施方式可使用多個層。例如，在一些實施方式中，可先沿著基材50、奈米結構64、及奈米結構66的表面形成襯墊(未單獨繪示)。之後，可於襯墊上方形成絕緣材料，例如前述的那些。
然後對絕緣材料施加移除製程，以移除奈米結構64及奈米結構66上方之多餘的絕緣材料。在一些實施方式中，可使用平坦化製程，例如化學機械研磨(CMP)、回蝕刻製程、其組合、或類似製程。在一些實施方式中，平坦化製程可暴露出罩幕58或移除罩幕58。在平坦化製程之後，絕緣材料與罩幕58，或者與奈米結構64及奈米結構66的頂面共平面(在製程變異內)。因此，罩幕58(若存在的話)，或者奈米結構64及奈米結構66的頂面透過絕緣材料而暴露出。在所繪示的實施方式中，罩幕58留在奈米結構64及奈米結構66上。然後凹入絕緣材料，以形成淺溝渠隔離區72。凹入絕緣材料，使得奈米結構64及奈米結構66的至少一部分從絕緣材料之相鄰的部分之間突出。此外，透過應用適當的蝕刻，淺溝渠隔離區72的頂面可具有如所繪示般之平坦的表面、凸的表面、凹的表面(例如碟形凹陷)、或其組合。可利用任何可接受的蝕刻製程，像是對絕緣材料的材料有選擇性的蝕刻製程(例如，以比半導體鰭片62、奈米結構64、及奈米結構66的材料更快的速率，選擇性地蝕刻淺溝渠隔離區72的絕緣材料)，來凹入絕緣材料。例如， 利用稀釋氫氟(dHF)酸作為蝕刻劑來進行氧化物的移除。
前述的製程僅為可如何形成半導體鰭片62、奈米結構64、及奈米結構66的一個例子。在一些實施方式中，可利用罩幕及磊晶成長製程來形成半導體鰭片62、及/或奈米結構64與奈米結構66。例如，可於基材50的頂面上方形成介電層，且可將溝渠蝕刻穿過介電層，以暴露出下方的基材50。可於溝渠中磊晶成長磊晶結構，且可凹入介電層，使得磊晶結構從介電層突出，以形成半導體鰭片62及/或奈米結構64與奈米結構66。磊晶結構可包含前述之交替的半導體材料，例如第一半導體材料及第二半導體材料。在磊晶成長磊晶結構的一些實施方式中，磊晶成長的材料可在成長期間原位摻雜，而可排除先前及/或隨後的植入，儘管原位及植入摻雜可一起使用。
此外，可形成適當的井(未單獨繪示)於奈米結構64、奈米結構66、半導體鰭片62、及/或基材50中。井可具有導電型相反於隨後將形成於在n型區50N及p型區50P中之每一個中之源極/汲極區的導電型。在一些實施方式中，p型井形成於n型區50N中，而n型井形成於p型區50P中。在一些實施方式中，p型井或n型井形成於n型區50N及p型區50P兩者中。
在具有不同之井之類型的實施方式中，可利用罩幕(未單獨繪示)，例如光阻，來實現n型區50N及p型 區50P之不同的植入步驟。例如，光阻可形成於n型區50N中的半導體鰭片62、奈米結構64、奈米結構66、及淺溝渠隔離區72上方。圖案化光阻來暴露出p型區50P。可利用旋轉塗佈技術來形成光阻，且可利用可接受的微影技術來圖案化光阻。一旦圖案化光阻，就在p型區50P中進行n型雜質的植入，光阻可作為罩幕，以實質上防止n型雜質植入n型區50N中。n型雜質可為以濃度範圍為1013cm-3至1014cm-3植入此區中的磷、砷、銻、或類似材料。在植入之後，可例如透過任何可接受的灰化製程移除光阻。
在p型區50P的植入之後或之前，形成罩幕(未單獨繪示)，例如光阻於p型區50P中的半導體鰭片62、奈米結構64、奈米結構66、及淺溝渠隔離區72上方。圖案化光阻，以暴露出n型區50N。可利用旋轉塗佈技術來形成光阻，且可利用可接受的微影技術來圖案化光阻。一旦圖案化光阻，就可在n型區50N中進行p型雜質的植入，光阻可作為罩幕，以實質上防止p型雜質植入p型區50P中。p型雜質可為以濃度範圍為1013cm-3至1014cm-3植入此區的硼、氟化硼、銦、或類似雜質。在植入之後，可例如透過任何可接受的灰化製程移除光阻。
在n型區50N及p型區50P的植入之後，可進行退火，以修復植入損傷且活化所植入的p型及/或n型雜質。在為半導體鰭片62、及/或奈米結構64與奈米 結構66磊晶成長磊晶結構的一些實施方式中，所成長的材料可在成長期間原位摻雜，此可排除植入，儘管原位及植入摻雜可一起使用。
第5A圖至第17C圖繪示在實施方式元件之製造中的各個額外步驟。第5A圖至第17C圖繪示n型區50N及p型區50P之任一個中的特徵。例如，所繪示的結構可適用於n型區50N及p型區50P兩者。在n型區50N及p型區50P之結構中的差異(如果有的話)在附屬於每個圖式的文字中描述。如隨後將更詳細描述的，絕緣鰭片82將形成於半導體鰭片62之間。第5A圖、第6A圖、第7A圖、第8A圖、第9A圖、第10A圖、第11A圖、第12A圖、第13A圖、第14A圖、第15A圖、第16A圖、及第17A圖繪示半導體鰭片62及形成於其上的結構。第5B圖、第5C圖、第6B圖、第6C圖、第7B圖、第7C圖、第8B圖、第8C圖、第9B圖、第9C圖、第10B圖、第10C圖、第11B圖、第11C圖、第12B圖、第12C圖、第13B圖、第13C圖、第14B圖、第14C圖、第15B圖、第15C圖、第16B圖、第16C圖、第17B圖、及第17C圖在各自的剖面中均繪示二個半導體鰭片62，以及設於二個半導體鰭片62之間之絕緣鰭片82及淺溝渠隔離區72的部分。
在第5A圖至第5C圖中，共形形成犧牲層74於罩幕58、半導體鰭片62、奈米結構64、奈米結構 66、及淺溝渠隔離區72上方。犧牲層74可由半導體材料(例如，選擇自基材50之候選半導體材料的材料)形成，且可透過製程，例如氣相磊晶(VPE)或分子束磊晶(MBE)來成長，透過製程，例如化學氣相沉積(CVD)或原子層沉積(ALD)來沉積，或類似方式。例如，犧牲層74可由矽或矽鍺形成。
在第6A圖至第6C圖中，利用蝕刻製程，例如乾蝕刻、濕蝕刻、或其組合，來圖案化犧牲層74，以形成犧牲間隙壁76。蝕刻製程可為異向性的。因為蝕刻製程，移除了罩幕58、奈米結構64、及奈米結構66上方之犧牲層74的部分，且局部暴露出在奈米結構64及奈米結構66之間的淺溝渠隔離區72。犧牲間隙壁76設於淺溝渠隔離區72上方，且進一步設於罩幕58、半導體鰭片62、奈米結構64、及奈米結構66的側壁上。
在隨後的製程步驟中，可沉積虛設閘極層84於部分的犧牲間隙壁76上方(見下文，第11A圖至第11C圖)，且可圖案化虛設閘極層84，以提供包含犧牲間隙壁76之下方部分的虛設閘極94(見下文，第12A圖至第12C圖)。然後可以功能性的閘極堆疊來取代這些虛設閘極94(例如，虛設閘極層84之圖案化的部分及犧牲間隙壁76的部分)。具體來說，在處理期間，使用犧牲間隙壁76作為暫時性的間隙壁，以畫定絕緣鰭片的邊界，而隨後將移除犧牲間隙壁76及奈米結構64，且以包覆在奈米結構66周圍的閘極結構置換。犧牲間隙壁76由 相對於奈米結構66之材料的蝕刻具有高蝕刻選擇性的材料來形成。例如，犧牲間隙壁76可由相同於奈米結構64的半導體材料來形成，因此犧牲間隙壁76及奈米結構64可在單一製程步驟中移除。或者，犧牲間隙壁76可由不同於奈米結構64的材料來形成。
第7A圖至第9C圖繪示在相鄰於半導體鰭片62、奈米結構64、及奈米結構66的犧牲間隙壁76之間形成絕緣鰭片82(也稱為混合鰭片或介電鰭片)。絕緣鰭片82可使隨後形成的源極/汲極區(見下文，第14A圖至第14C圖)彼此絕緣且實體上分離。
在第7A圖至第7C圖中，形成襯墊78A及填充材料78B於結構上方。透過可接受的沉積製程，例如原子層沉積(ALD)、化學氣相沉積(CVD)、物理氣相沉積(PVD)、或類似製程，來共形沉積襯墊78A於淺溝渠隔離區72、罩幕58、半導體鰭片62、奈米結構64、奈米結構66、及犧牲間隙壁76上方。襯墊78A可由相對於半導體鰭片62、奈米結構64、奈米結構66、及犧牲間隙壁76的蝕刻，具有高蝕刻選擇性的一或多個介電材料，例如像是氮化矽之氮化物、碳氮化矽、碳氮氧化矽、或類似材料來形成。在隨後形成填充材料的期間，襯墊78A可減少犧牲間隙壁76的氧化，這在後續移除犧牲間隙壁76的期間可能是有用的。
接著，形成填充材料78B於襯墊78A上方，且填充在半導體鰭片62與奈米結構64及奈米結構66之 間之並未為犧牲間隙壁76或襯墊78A填充的剩餘區域。填充材料78B可形成絕緣鰭片82的大部分下部(見第9A圖至第9C圖)，以使隨後形成的源極/汲極區(見第14C圖)彼此絕緣。可透過可接受的沉積製程，例如原子層沉積、化學氣相沉積、物理氣相沉積、及類似製程來形成填充材料78B。填充材料78B可由相對於半導體鰭片62、奈米結構64、奈米結構66、犧牲間隙壁76、及襯墊78A的蝕刻具有高蝕刻選擇性的一或多個介電材料，例如氧化物，像是氧化矽、氮氧化矽、碳氮氧化矽、碳氧化矽、類似材料、或其組合來形成。
在第8A圖至第8C圖中，可利用一或多個可接受的平坦化及/或一或多個蝕刻製程，來移除位於罩幕58之頂面上之襯墊78A與填充材料78B的上部。蝕刻製程可對襯墊78A及對填充材料78B有選擇性(例如，以比犧牲間隙壁76及/或罩幕58更快的速率，選擇性地蝕刻襯墊78A及填充材料78B)。在蝕刻之後，襯墊78A及填充材料78B的頂面可低於罩幕58之頂面。第8A圖至第8C圖將襯墊78A及填充材料78B繪示為具有平坦的頂面，僅是為了便於表示。在其他實施方式中，襯墊78A及/或填充材料78B之頂面可為凹面或凸面。在其他實施方式中，填充材料78B可凹入至罩幕58之頂面下方，而襯墊78A維持在相同於罩幕58的高度。
第9A圖至第9C圖繪示形成介電覆蓋層80於襯墊78A及填充材料78B上，從而形成了絕緣鰭片82。 介電覆蓋層80可填充襯墊78A上方、填充材料78B上方、及罩幕58之側壁之間的剩餘區域。可透過可接受的沉積製程，例如原子層沉積、化學氣相沉積、物理氣相沉積、或類似製程來形成介電覆蓋層80。介電覆蓋層80可由相對於半導體鰭片62、奈米結構64、奈米結構66、犧牲間隙壁76、襯墊78A、及填充材料78B的蝕刻具有高蝕刻選擇性的一或多個介電材料來形成。例如，介電覆蓋層80可包含高k材料，像是氧化鉿、氧化鋯、氧化鋁鋯、氧化鋁鉿、氧化矽鉿、氧化鋁、類似材料、或及組合。
可形成介電覆蓋層80，以初始覆蓋罩幕58、奈米結構64、及奈米結構66。隨後，使用移除製程來移除介電覆蓋層80之多餘的材料。在一些實施方式中，可使用平坦化製程，例如化學機械研磨、回蝕刻製程、其組合、或類似製程。平坦化製程暴露出罩幕58，使得罩幕58、犧牲間隙壁76、及介電覆蓋層80的頂面共平面(在製程變異內)。在所繪示的實施方式中，罩幕58於平坦化製程後繼續存在。在另一實施方式中，也可透過平坦化製程來移除罩幕58之部分或全部。
因此，絕緣鰭片82形成於犧牲間隙壁76之間且與犧牲間隙壁76接觸。絕緣鰭片82包含襯墊78A、填充材料78B、及介電覆蓋層80。犧牲間隙壁76將絕緣鰭片82與奈米結構64及奈米結構66隔開，且可透過調整犧牲間隙壁76的厚度，來調整絕緣鰭片82的尺 寸。
在第10A圖至第10C圖中，例如利用蝕刻製程移除罩幕58。蝕刻製程可為濕蝕刻，其選擇性移除罩幕58而不顯著蝕刻絕緣鰭片82。蝕刻製程可為異向性的。此外，也可使用蝕刻製程(或單獨的選擇性的蝕刻製程)來降低犧牲間隙壁76的高度至近似於(例如，在處理變異內相同)堆疊之奈米結構64及奈米結構66的高度。在蝕刻製程之後，堆疊之奈米結構64與奈米結構66、及犧牲間隙壁76的最頂面可暴露出來，且可低於絕緣鰭片82的最頂面。
在第11A圖至第11C圖中，形成虛設閘極層84於絕緣鰭片82、犧牲間隙壁76、奈米結構64、及奈米結構66上。因為奈米結構64、奈米結構66、及犧牲間隙壁76在絕緣鰭片82下部延伸，所以虛設閘極層84可沿著絕緣鰭片82之暴露的側壁設置。可沉積然後例如透過化學機械研磨來平坦化虛設閘極層84。虛設閘極層84可由導電或非導電材料，例如非晶矽、多晶矽(polysilicon)、多晶矽鍺(poly-SiGe)、金屬、金屬氮化物、金屬矽化物、金屬氧化物、或類似材料來形成，且可透過物理氣相沉積(PVD)、化學氣相沉積、或類似製程來沉積。虛設閘極層84也可由半導體材料(例如，選自基材50之候選半導體材料的材料)來形成，且可透過製程，例如氣相磊晶(VPE)或分子束磊晶(MBE)來成長，透過製程，例如化學氣相沉積(CVD)、原子層沉積 (ALD)、或類似製程來沉積。虛設閘極層84可由相對於絕緣材料，例如絕緣鰭片82的蝕刻具有高蝕刻選擇性的材料來形成。可沉積罩幕層86於虛設閘極層84上方。罩幕層86可由介電材料，例如氮化矽、氮氧化矽、或類似材料來形成。在此例子中，單一的虛設閘極層84及單一的罩幕層86跨設於n型區50N及p型區50P。
在第12A圖至第12C圖中，使用可接受的微影及蝕刻技術來圖案化罩幕層86，以形成罩幕96。然後透過任何可接受的蝕刻技術來將罩幕96的圖案轉移至虛設閘極層84，以形成虛設閘極94。虛設閘極94覆蓋將在隨後形成通道區之處理中暴露之奈米結構64及奈米結構66的頂面。罩幕96的圖案可用來將相鄰的虛設閘極94在實體上分離。虛設閘極94也可具有實質垂直於(於製程變異內)半導體鰭片62之縱長方向的縱長方向。在圖案化之後，可例如透過任何可接受的蝕刻製程選擇性地移除罩幕96。
犧牲間隙壁76及虛設閘極94共同沿著將被圖案化以形成通道區68的奈米結構66的部分延伸。隨後形成的閘極結構將置換犧牲間隙壁76及虛設閘極94。形成虛設閘極94於犧牲間隙壁76上方允許隨後形成的閘極結構具有更大的高度。
如上所述，虛設閘極94可由半導體材料形成。在這樣的實施方式中，奈米結構64、犧牲間隙壁76、及虛設閘極94均由半導體材料形成。在一些實施方式中， 奈米結構64及犧牲間隙壁76由第一半導體材料(例如，矽鍺)形成，而虛設閘極94由第二半導體材料(例如，矽)形成，因而在置換閘極製程期間，虛設閘極94可在第一蝕刻步驟中移除，奈米結構64及犧牲間隙壁76可在第二蝕刻步驟中一起移除。當奈米結構64及犧牲間隙壁76由矽鍺形成時，奈米結構64及犧牲間隙壁76可具有近似的鍺濃度，奈米結構64可具有大於犧牲間隙壁76的鍺濃度，或犧牲間隙壁76可具有大於奈米結構64的鍺濃度。在一些實施方式中，奈米結構64由第一半導體材料(例如，矽鍺)形成，而犧牲間隙壁76及虛設閘極94由第二半導體材料(例如，矽)形成，因而在置換閘極製程期間，犧牲間隙壁76及虛設閘極94可在第一蝕刻步驟中一起移除，奈米結構64可在第二蝕刻步驟中移除。
形成閘極間隙壁98於奈米結構64及奈米結構66上方，以及罩幕96(如果存在的話)及虛設閘極94之暴露的側壁上。可透過共形沉積一或多個介電材料於虛設閘極94上且隨後蝕刻介電材料來形成閘極間隙壁98。可接受的介電材料可包含氧化矽、氮化矽、氮氧化矽、碳氮氧化矽、或類似材料，且可透過共形沉積製程，例如化學氣相沉積(CVD)、電漿增強化學氣相沉積(PECVD)、原子層沉積(ALD)、電漿增強原子層沉積(PEALD)、或類似製程來形成。可使用透過任何可接受的製程形成的其他絕緣材料。可進行任何可接受之蝕刻 製程，例如乾蝕刻、濕蝕刻、類似製程、或其組合，以圖案化介電材料。此蝕刻可為異向性的。介電材料在蝕刻時具有留在虛設閘極94的側壁上的部分(從而形成閘極間隙壁98)。在蝕刻之後，閘極間隙壁98可具有彎曲的側壁，或可具有平直的側壁。
此外，可進行植入，以形成輕摻雜的源極/汲極(LDD)區(未單獨繪示)。在具有不同元件類型的實施方式中，與前述之井的植入類似，罩幕(未單獨繪示)例如光阻可形成於n型區50N上方，同時暴露出p型區50P，且可將適當類型(例如，p型)的雜質植入暴露在p型區50P中的半導體鰭片62、及/或奈米結構64與奈米結構66中。然後可移除罩幕。隨後，可形成罩幕(未單獨繪示)，例如光阻於p型區50P上方，同時暴露出n型區50N，且可將適當類型(例如，n型)的雜質植入在n型區50N中暴露的半導體鰭片62、及/或奈米結構64與奈米結構66中。然後可移除罩幕。n型雜質可為前述的任何n型雜質，而p型雜質可為前述的任何p型雜質。在植入期間，通道區68維持由虛設閘極94覆蓋，因此通道區68保持實質上沒有為了形成LDD區而植入的雜質。LDD區可具有範圍1015cm-3至1019cm-3之雜質濃度。可使用退火來修補植入損傷且活化所植入的雜質。
值得注意的是，前述揭露大致地描述了形成間隙壁及LDD區的製程。可使用其他製程及順序。例如，可 使用較少的或額外的間隙壁，可使用不同的步驟順序，可形成及移除額外的間隙壁，及/或類似製程。此外，可利用不同的結構及步驟來形成n型元件及p型元件。
在第13A圖至第13C圖中，形成源極/汲極凹陷104於奈米結構64、奈米結構66、及犧牲間隙壁76中。在所繪示的實施方式中，源極/汲極凹陷104延伸穿過奈米結構64、奈米結構66、及犧牲間隙壁76至半導體鰭片62中。源極/汲極凹陷104也可延伸至基材50中。在多個實施方式中，源極/汲極凹陷104可延伸至基材50的頂面而沒有蝕刻基材50；可蝕刻半導體鰭片62使得源極/汲極凹陷104的底面位於淺溝渠隔離區72的頂面下方；或類似製程。可透過利用異向性的蝕刻製程，例如反應性離子蝕刻、中性束蝕刻、或類似蝕刻製程來蝕刻奈米結構64、奈米結構66、及犧牲間隙壁76，以形成源極/汲極凹陷104。在用於形成源極/汲極凹陷104之蝕刻製程期間，閘極間隙壁98及虛設閘極94共同地遮罩住部分之半導體鰭片62、奈米結構64、及/或奈米結構66。可使用單一道蝕刻製程來蝕刻每個之奈米結構64、奈米結構66、及犧牲間隙壁76，或者可使用多道蝕刻製程來蝕刻每個之奈米結構64、奈米結構66、及犧牲間隙壁76。在源極/汲極凹陷104達期望深度後，可使用定時蝕刻製程，來停止源極/汲極凹陷104的蝕刻。
選擇性地，形成內間隙壁106於奈米結構64 的側壁上，例如為源極/汲極凹陷104所暴露出的那些側壁。如隨後將更詳細描述的，隨後將形成源極/汲極區於源極/汲極凹陷104中，且隨後將以對應之閘極結構置換奈米結構64。內間隙壁106作為隨後形成的源極/汲極區與隨後形成的閘極結構之間的隔離特徵。此外，內間隙壁106可用以實質防止隨後的蝕刻製程，例如用以隨後移除奈米結構64的蝕刻製程，對隨後形成的源極/汲極區的損害。
作為形成內間隙壁106的例子，源極/汲極凹陷104可橫向擴展。具體來說，可凹入源極/汲極凹陷104所暴露出之半導體結構64之側壁的部分。雖然半導體結構64的側壁繪示為凹的，但是側壁可為直的或凸的。可透過任何可接受的蝕刻製程，像是對奈米結構64具有選擇性的蝕刻製程(例如，以比奈米結構66的材料更快的速率，選擇性地蝕刻奈米結構64的材料)，來凹入側壁。蝕刻可為等向性的。例如，當奈米結構66由矽形成，而奈米結構64由矽鍺形成時，蝕刻製程可為利用四甲基氫氧化銨(TMAH)、氫氧化銨(NH4OH)、或類似材料的濕蝕刻製程。在另一實施方式中，蝕刻製程可為利用氟基氣體，例如氟化氫(HF)氣體的乾蝕刻製程。在一些實施方式中，可連續進行相同的蝕刻製程，來形成源極/汲極凹陷104，以及凹入奈米結構64的側壁。然後形成內間隙壁106於奈米結構64之經凹入的側壁上。可透過共形形成絕緣材料及隨後蝕刻絕緣材料來形成內間隙 壁106。絕緣材料可為氮化矽或氮氧化矽，儘管可使用任何合適的材料，例如低k介電材料。可透過共形沉積製程，例如原子層沉積、化學氣相沉積、或類似製程來沉積絕緣材料。絕緣材料的蝕刻可為異向性的。例如，蝕刻製程可為乾蝕刻，例如反應性離子蝕刻、中性束蝕刻、或類似製程。雖然內間隙壁106的外側壁繪示為相對於閘極間隙壁98的側壁凹陷，但是內間隙壁106的外側壁可延伸超出或齊平於閘極間隙壁98的側壁。換言之，內間隙壁106可局部填充、完全填充、或過度填充側壁凹陷。再者，雖然內間隙壁106的側壁繪示為凹的，但是內間隙壁106的側壁可為直的或凸的。
在第14A圖至第14C圖中，形成磊晶源極/汲極區108於源極/汲極凹陷104中。形成磊晶源極/汲極區108於凹陷104中，使得每個虛設閘極94(及對應之通道區68)設於各別之相鄰對磊晶源極/汲極區108之間。在一些實施方式中，閘極間隙壁98及內間隙壁106用以將磊晶源極/汲極區108分別與虛設閘極94及奈米結構64隔開一適當橫向距離，因此磊晶源極/汲極區108不會與隨後形成之奈米結構場效電晶體的閘極短路。可選擇磊晶源極/汲極區108的材料，以在各別的通道區68中施加應力，藉以改善性能。
可透過遮罩p型區50P的方式，來形成n型區50N中的磊晶源極/汲極區108。然後，將n型區50N中的磊晶源極/汲極區108磊晶成長於n型區50N中的 源極/汲極凹陷104中。磊晶源極/汲極區108可包含適用於n型元件之任何可接受的材料。例如，若奈米結構66為矽，n型區50N中的磊晶源極/汲極區108可包含施加拉伸應變於通道區68的材料，例如矽、碳化矽、摻雜磷之碳化矽、砷化矽、磷化矽、或類似材料。n型區50N中的磊晶源極/汲極區108可稱為「n型源極/汲極區」。n型區50N中的磊晶源極/汲極區108可具有從半導體鰭片62、奈米結構64、及奈米結構66的相應表面凸出之表面，且可具有刻面。
可透過遮罩n型區50N的方式，來形成p型區50P中的磊晶源極/汲極區108。然後，將p型區50P中的磊晶源極/汲極區108磊晶成長於p型區50P中的源極/汲極凹陷104中。磊晶源極/汲極區108可包含適用於p型元件之任何可接受的材料。例如，若奈米結構66為矽，p型區50P中的磊晶源極/汲極區108可包含施加壓縮應變於通道區68的材料，例如矽鍺、摻雜硼之矽鍺、磷化矽鍺、鍺、鍺錫、或類似材料。p型區50P中的磊晶源極/汲極區108可稱為「p型源極/汲極區」。p型區50P中的磊晶源極/汲極區108可具有從半導體鰭片62、奈米結構64、及奈米結構66的相應表面凸出之表面，且可具有刻面。
類似於形成LDD區的前述製程，可以雜質植入磊晶源極/汲極區108、奈米結構64、奈米結構66、及/或半導體鰭片62，來形成源極/汲極區，接著退火。磊 晶源極/汲極區108可具有1019cm-3至1021cm-3之雜質濃度範圍。源極/汲極區的n型或p型雜質可為前述的任何雜質。在一些實施方式中，可在成長期間原位摻雜磊晶源極/汲極區108。
磊晶源極/汲極區108可包含一或多個半導體材料層。例如，每個磊晶源極/汲極區108可包含襯墊層108A、主層108B、及精整層108C(或更一般地，第一半導體材料層、第二半導體材料層、及第三半導體材料層)。任何數量的半導體材料層可用於磊晶源極/汲極區108。襯墊層108A、主層108B、及精整層108C中的每一個可由不同半導體材料形成，且可摻雜成不同的雜質濃度。在一些實施方式中，襯墊層108A可具有低於主層108B的雜質濃度，精整層108C可具有高於襯墊層108A的雜質濃度且低於主層108B的雜質濃度。在磊晶源極/汲極區108包含三個半導體層的實施方式中，可成長襯墊層108A於源極/汲極凹陷104中，可成長主層108B於襯墊層108A上，且可成長精整層108C於主層108B上。
因為用於形成磊晶源極/汲極區108之磊晶製程，磊晶源極/汲極區108的上表面具有橫向向外擴展超出半導體鰭片62、奈米結構64、及奈米結構66之側壁的刻面。然而，絕緣鰭片82阻擋橫向的磊晶成長。因此，如第14C圖所示，在磊晶製程完成之後，相鄰的磊晶源極/汲極區108保持分離。磊晶源極/汲極區108接觸絕 緣鰭片82的側壁。在所繪示的實施方式中，成長磊晶源極/汲極區108，因此磊晶源極/汲極區108的上表面設於絕緣鰭片82頂面下方。在多個實施方式中，磊晶源極/汲極區108的上表面設於絕緣鰭片82頂面上方；磊晶源極/汲極區108的上表面具有設於絕緣鰭片82頂面上方及下方之部分；或類似方式。
在第15A圖至第15C圖中，沉積第一層間介電(ILD)層114於磊晶源極/汲極區108、閘極間隙壁98、罩幕96(如果存在的話)、或虛設閘極94上方。第一層間介電層114可由介電材料形成，其可透過任何合適的方法，例如化學氣相沉積、電漿增強化學氣相沉積(PECVD)、流動式化學氣相沉積、或類似方法來沉積。可接受的介電材料可包含磷矽酸鹽玻璃(PSG)、硼矽酸鹽玻璃(BSG)、摻雜硼之磷矽酸鹽玻璃(BPSG)、無摻雜矽玻璃(USG)、或類似材料。可使用透過任何可接受之製程形成的其他絕緣材料。
在一些實施方式中，形成接觸蝕刻停止層(CESL)112於第一層間介電層114與磊晶源極/汲極區108、閘極間隙壁98、及罩幕96(如果存在的話)、或虛設閘極94之間。接觸蝕刻停止層112可由相對於第一層間介電層114的蝕刻具有高蝕刻選擇性的介電材料，例如氮化矽、氧化矽、氮氧化矽、或類似材料來形成。可透過任何合適的方法，例如化學氣相沉積、原子層沉積、或類似方法來形成接觸蝕刻停止層112。
在第16A圖至第16C圖中，進行移除製程，以使第一層間介電層114的頂面與罩幕96(如果存在的話)或虛設閘極94的頂面齊平。在一些實施方式中，可使用平坦化製程，例如化學機械研磨(CMP)、回蝕刻製程、其組合、或類似製程。平坦化製程也可移除在虛設閘極94上的罩幕96，以及沿著罩幕96之側壁之閘極間隙壁98的部分。在平坦化製程之後，閘極間隙壁98、第一層間介電層114、接觸蝕刻停止層112、及罩幕96(如果存在的話)、或虛設閘極94的頂面共平面(在製程變異內)。因此，罩幕96(如果存在的話)或虛設閘極94的頂面通過第一層間介電層114暴露出來。在繪示的實施方式中，罩幕96保留，平坦化製程使第一層間介電層114的頂面與罩幕96的頂面齊平。
在第17A圖至第17C圖中，在蝕刻製程中移除罩幕96(如果存在的話)及虛設閘極94，因而形成凹槽116。在一些實施方式中，透過異向性的乾蝕刻製程來移除虛設閘極94。例如，蝕刻製程可包含利用以比第一層間介電層114或閘極間隙壁98更快之速率來選擇性地蝕刻虛設閘極94之反應氣體的乾蝕刻製程。每個凹槽116暴露出及/或位於部分之通道區68上。作為通道區68之奈米結構66的部分設於相鄰對的磊晶源極/汲極區108之間。
然後移除奈米結構64的剩餘部分，以擴展凹槽116，使得開口118形成於奈米結構66之間的區域中。 亦移除犧牲間隙壁76的剩餘部分，以擴展凹槽116，使得開口形成於半導體鰭片62與絕緣鰭片82之間的區域中。可透過以比奈米結構66之材料更快的速率來選擇性地蝕刻奈米結構64及犧牲間隙壁76之材料之任何可接受的蝕刻製程來移除奈米結構64及犧牲間隙壁76的剩餘部分。此蝕刻可為等向性的。例如，當奈米結構64及犧牲間隙壁76由矽鍺形成，而奈米結構66由矽形成時，蝕刻製程可為利用四甲基氫氧化銨(TMAH)、氫氧化銨(NH4OH)、或類似材料的濕蝕刻。在一些實施方式中，進行修整製程(未單獨繪示)，以減少奈米結構66之暴露部分的厚度。
第18A圖至第27C圖係繪示依照多個實施方式之於凹槽116中之形成置換閘極的剖面圖。第18A圖至第18C圖以相關剖面繪示n型區50N或p型區50p中任一個中之閘極介電質的形成。第19A圖、第20A圖、第21A圖、第22A圖、第23A圖、第24A圖、第25A圖、第26A圖、及第27A圖繪示形成相鄰之置換閘極於n型區50N及p型區50p兩者中的剖面圖。此外，為了提升清晰度，第18D圖、第19B圖、第20B圖、第21B圖、第22B圖、第23B圖、第24B圖、第25B圖、第26B圖、及第27B圖繪示區200N的詳細剖面圖，其繪示n型區50N中之奈米結構66之間之凹槽116的填充；而第18E圖、第19C圖、第20C圖、第21C圖、第22C圖、第23C圖、第24C圖、第25C 圖、第26C圖、及第27C圖繪示區200P的詳細剖面圖，其繪示了p型區50P中之奈米結構66之間的凹槽116的填充。在一些實施方式中，n型區50N可相鄰於p型區50P，而絕緣鰭片82將二個區分開。
在第18A圖至第18E圖中，形成閘極介電層124於凹槽116中。沉積閘極介電層124於第一區(例如，n型區50N)及第二區(例如，p型區50P)兩者中之凹槽116中且圍繞奈米結構66。閘極介電層124也可沉積於第一層間介電層114、閘極間隙壁98(見第18A圖)、及絕緣鰭片82的頂面上。在所繪示的實施方式中，如第18D圖及第18E圖的詳細視圖所示，閘極介電層124為多層的，且包含介面層124A(或更一般地，第一閘極介電層)及覆蓋於其上的高k介電層124B(或更一般地，第二閘極介電層)。介面層124A可由氧化矽或類似材料來形成，而高k介電層124B可由氧化鉿、氧化鑭、或類似材料來形成。閘極介電層124的形成方法可包含分子束沉積(MBD)、原子層沉積、電漿增強化學氣相沉積、或類似方法。閘極介電層124包覆奈米結構66的所有(例如，四個)側。
在一些實施方式中，第二奈米結構66具有範圍從1nm至50nm的寬度W1，例如15nm至25nm的範圍。在一些實施方式中，利用範圍從0.1nm至40nm，例如範圍從3nm至8nm的間距S1，將相鄰的第二奈米結構66隔開。如果間距S1高於40nm，在 隨後之閘極結構的形成之後，可能於相鄰的第二奈米結構66之間形成裂縫或孔洞。如果間距S1低於0.1nm，相鄰的第二奈米結構66可能容易彼此短路。
在第19A圖至第19C圖及第20A圖至第20C圖中，沉積犧牲層126於第一區(例如，n型區50N)及第二區(例如，p型區50P)中的閘極介電層124上。犧牲層126可進一步沉積於絕緣鰭片82上方。如隨後將更詳細描述的，將圖案化犧牲層126，以移除在第一區(例如，n型區50N)中之犧牲層126的部分，且留下在第二區(例如，p型區50P)中之犧牲層126的部分。具體來說，犧牲層126可留在p型區50P中的奈米結構66之間，且犧牲層126用以透過阻擋功函數調諧層形成於第二區(例如，p型區50P)中的第二奈米結構66之間，來減輕功函數調諧層從第二區(例如，p型區50P)的移除。已經觀察到，相較於功函數調諧層，犧牲層126的材料更容易從奈米結構66之間移除。
犧牲層126包含可形成於第二奈米結構66上及從第二奈米結構66之間移除之任何可接受的材料。例如，犧牲層126可由SiNOx或類似材料來形成。可利用非共形沉積製程(例如，流動式化學氣相沉積製程)沉積犧牲層126，其提供改善之由下至上成長的輪廓，且允許犧牲層126在無任何裂縫或孔洞的情況下形成，藉以降低製造缺陷。作為流動式化學氣相沉積製程的例子，首先在第18A圖至第18C圖中，前驅物以每個前驅物 之各自流動窗口在凹槽116中流動。例如，在犧牲層126包含SiNOx的實施方式中，流動的前驅物可包含為矽烷基前驅物(例如，矽烷、三甲矽烷基胺、或類似材料)的第一前驅物，為氮基前驅物(例如，氮氣、氨氣、其組合、或類似材料)的第二前驅物，及氧化劑(例如，水、氧氣、臭氧、其組合、或類似材料)。最初，前驅物可在他們各自的流動窗口內混和。例如，當前驅物為矽烷基前驅物、氮基前驅物、及氧化劑時，在初始階段期間，每個前驅物的流動窗口可分別為500sccm至750sccm、300sccm至600sccm、及50sccm至400sccm。例如，前驅物可在壓力的範圍0.5Torr至1Torr及在溫度的範圍30℃至200℃下混和。透過在上述參數下初始混和前驅物，可在可流動狀態下沉積犧牲層126，以達到具有由下至上輪廓且無裂縫及孔洞之凹槽116之改善的間隙填充。
在可流動狀態下沉積犧牲層126之後，可進行硬化製程202，如第20A圖至第20C圖所示。硬化製程202可包含利用臭氧及氧氣之混合的氧化處理。在一些實施方式中，臭氧與氧氣之比例的範圍可為1：10至10：1。已經觀察到，透過調整臭氧與氧氣的比例至上述範圍內，可在犧牲層126中獲得所需之流動性及絕緣性。此外，可在壓力的範圍100Torr至600Torr及溫度的範圍50℃至250℃下進行臭氧/氧氣混合處理。隨後，可以紫外(UV)光進行固化，以充分地固化犧牲層 126。可在波長的範圍100nm至400nm及在溫度的範圍25℃至150℃下進行紫外線固化。已經觀察到，透過在上述波長及在上述溫度範圍下進行紫外線固化，可在犧牲層126中達到所需之材料品質(硬度、應力、及絕緣)。
在第20A圖至第20C圖中，從第一區(例如，n型區50N)及第二區(例如，p型區50P)中移除部分的犧牲層126。此移除可透過可接受的蝕刻技術。蝕刻可包含任何可接受的蝕刻製程，例如反應性離子蝕刻、中性束蝕刻、類似製程、或其組合。蝕刻可為異向性的，且蝕刻可對閘極介電層124的材料具有選擇性(例如，以比最外層的閘極介電層124更高的速率蝕刻犧牲層126)。如第21A圖至第21C圖所繪示，部分之犧牲層126的移除，移除了犧牲層126的外部，以暴露出閘極介電層124，但在第一區50N及第二區50P兩者中留下介於垂直相鄰的奈米結構66之間且延伸在奈米結構66與鰭片62之間的犧牲層126。這種移除犧牲層126之外部而留下內部的製程可稱為修整製程。
在部分之犧牲層126的移除之後，閘極介電層124保留在隔離區72上方且覆蓋隔離區72(參見，例如第21A圖)。閘極介電層124的這些部分可有助於保護隔離區72免於受到後續沉積及移除製程的損害。
在第22A圖至第22C圖中，形成第一罩幕層128於第二區(例如，p型區50P)中之凹槽116中且於 犧牲層126及絕緣鰭片82上方。可透過旋轉塗佈或類似方法初始沉積第一罩幕層128於第一區50N及第二區50P兩者中。第一罩幕層128可包含聚合物材料，例如聚(甲基)丙烯酸酯[poly(methyl)acrylate]、聚(馬來醯亞胺)[poly(maleimide)]、酚醛清漆(novolac)、聚(醚)[poly(ether)]、其組合、或類似材料。在一些實施方式中，第一罩幕層128可為底部抗反射塗佈(BARC)材料。
在沉積之後，圖案化第一罩幕層128，以從第一區(例如，n型區50N)移除第一罩幕層128。可透過微影製程；蝕刻製程，例如等向性或異向性的蝕刻製程；或類似製程，來圖案化第一罩幕層128。圖案化第一罩幕層128可暴露出第一區(例如，n型區50N)中的犧牲層126。在圖案化第一罩幕層128之後，可利用第一罩幕層128作為罩幕，從第一區(例如，n型區50N)移除犧牲層126。可透過可接受的蝕刻技術來移除。蝕刻可包含任何可接受的蝕刻製程，例如反應性離子蝕刻、中性束蝕刻、濕蝕刻、或其組合。蝕刻可為異向性或等向性的。
在第23A圖至第23C圖中，圖案化第一罩幕層128，以移除第一罩幕層128的剩餘部分，例如第二區(例如，p型區50P)中之第一罩幕層128的部分。可透過電漿灰化；蝕刻製程，例如等向性或異向性的蝕刻製程；或類似製程，來移除第一罩幕層128。
也如第23A圖至第23C圖所示，沉積閘極電極層130在第一區(例如，n型區50N)中之閘極介電層124上且圍繞奈米結構66，以及第二區(例如，p型區50P)中之閘極介電層124及犧牲層126上。可進一步於絕緣鰭片82上方且沿著絕緣鰭片82之側壁沉積閘極電極層130。如隨後將更詳細描述的，將會圖案化閘極電極層130，以移除第二區(例如，p型區50P)中之閘極電極層130的部分，而留下第一區(例如，n型區50N)中之閘極電極層130的部分。第二區(例如，p型區50P)中之犧牲層126的存在可阻擋閘極電極層130沉積在第二區中之垂直相鄰的奈米結構66之間。所以，在隨後的處理步驟中，可更容易從第二區(例如，p型區50P)中移除閘極電極層130，而可減少製造缺陷。
如第23B圖及第23C圖之詳細視圖所示，閘極電極層130可包含功函數調諧層130A及黏著層130B。當功函數調諧層130A從第二區(p型區50P)移除時，功函數調諧層130A稱為「n型功函數調諧層」。功函數調諧層130A包含任何可接受的材料，以將元件的功函數調諧至給定將形成之元件之應用所需的量，且可利用任何可接受的沉積製程來沉積。例如，功函數調諧層130A提供n型功函數調諧層，且由n型功函數金屬(NWFM)，例如鈦鋁(TiAl)、碳化鈦鋁(TiAlC)、碳氮化鈦鋁(TiAlC：N)、氮化鈦鋁(TiAlN)、鉭矽鋁(TaSiAl)、五氯化鎢(WCl5)、氯化錫(SnCl4)、五氯 化鈮(NbCl5)、四氯化鉬(MoCl4)、其組合、或類似材料的任意組合來形成，且可透過原子層沉積、化學氣相沉積、物理氣相沉積、或類似製程來沉積。雖然功函數調諧層130A顯示為單一層的結構，在其他實施方式中，功函數調諧層130A可具有多層結構。
閘極電極層130更包含形成於第一區(例如，n型區50N)及第二區(例如，p型區50P)中之功函數調諧層130A上的黏著層130B。黏著層130B可在所示剖面中之第一區50N中之相鄰之第二奈米結構66之間合併。黏著層130B包含任何可接受的材料，以促進附著且防止擴散。例如，黏著層130B可由金屬或例如氮化鈦之金屬氮化物、碳化鈦鋁、碳化鉭鋁、摻雜矽之鋁化鉭、或類似材料來形成，且可透過原子層沉積、化學氣相沉積、物理氣相沉積、或類似製程來沉積。在特定的實施方式中，功函數調諧層130A包含鈦鋁，而黏著層130B包含氮化鈦。
在第24A圖至第24C圖中，形成第二罩幕層132於第一區50N及第二區50P中之第二凹槽116中與黏著層130B上方。第二罩幕層132可與於上述的第一罩幕層128類似，故於此不再贅述。如第24A圖至第24C圖所繪示，圖案化第二罩幕層132，以從第二區(例如，p型區50P)中之凹槽116移除第二罩幕層132。可利用微影；蝕刻製程，例如等向性或異向性蝕刻製程；或其他製程，來移除第二罩幕層132。
在圖案化第二罩幕層132之後，在第25A圖至第25C圖中，使用第二罩幕層132作為罩幕，從第二區(例如，p型區50P)中移除功函數調諧層130A、黏著層130B、及犧牲層126的剩餘部分。從第二區(例如，p型區50P)中移除功函數調諧層130A、黏著層130B、及犧牲層126的剩餘部分，擴展第二區中的凹槽116，以重新暴露出第二區(例如，p型區50P)中的閘極介電層124。此移除可透過可接受的微影及蝕刻技術。蝕刻可包含任何可接受的蝕刻製程，像是反應性離子蝕刻；中性束蝕刻；類似蝕刻製程；利用例如氫氧化銨(NH4OH)、稀釋氫氟(dHF)酸、類似材料的濕蝕刻、或其組合。此蝕刻可為等向性的。
在一些實施方式中，進行單一道蝕刻來移除功函數調諧層130A、黏著層130B、及犧牲層126的剩餘部分。單一道蝕刻可對功函數調諧層130A、黏著層130B、及犧牲層126之剩餘部分的材料具有選擇性(例如，以比閘極介電層124的材料更快的速率，來選擇性地蝕刻功函數調諧層130A、黏著層130B、及犧牲層126之剩餘部分的材料)。在一些實施方式中，進行多道蝕刻步驟/製程，以移除功函數調諧層130A、黏著層130B、及犧牲層126之剩餘部分。在多個實施方式中，犧牲層126的剩餘部分比功函數調諧層/黏著層容易從第二奈米結構66之間移除，因此所揭露之方法對調諧元件的臨界電壓提供較佳的控制。
在第26A圖至第26C圖中，圖案化第二罩幕層132，以從第一區(例如，n型區50N)中之凹槽116中移除第二罩幕層132。可透過電漿灰化；蝕刻製程，例如等向性或異向性的蝕刻製程；或類似製程，來移除第二罩幕層132。
在從第二區(例如，p型區50P)中的凹槽116中移除第二罩幕層132之後，沉積功函數調諧層134於第一區(例如，n型區50N)中的黏著層130B上，及第二區(例如，p型區50P)中的閘極介電層124上。當功函數調諧層134為第二區(例如，p型區50P)中唯一的功函數調諧層時，功函數調諧層134可稱為「p型功函數調諧層」。功函數調諧層134包含任何可接受的材料，以將元件的功函數調諧至給定將形成之元件之應用所需的量，且可利用任何可接受的沉積製程來沉積。例如，當功函數調諧層134為p型功函數調諧層時，功函數調諧層134可由p型功函數金屬(PWFM)，像是氮化鈦(TiN)、氮化鉭(TaN)、其組合、或類似材料所形成，且可透過原子層沉積、化學氣相沉積、物理氣相沉積、或類似製程來沉積。雖然功函數調諧層134繪示為單一層，在其他實施方式中，功函數調諧層134可具有多層結構。例如，在其他實施方式中，第二功函數調諧層134包含一層氮化鈦(TiN)及一層氮化鉭(TaN)。形成功函數調諧層134至足以使第二區(例如，p型區50P)中之第二奈米結構66之間之功函數調諧層134的部分合併 的厚度。功函數調諧層130A的材料不同於功函數調諧層134的材料。例如，功函數調諧層130A的材料為與功函數調諧層134之材料相反的導電類型。如上所述，功函數調諧層130A可由n型功函數金屬(NWFM)形成，而功函數調諧層134可由p型功函數金屬(PWFM)形成。n型功函數金屬不同於p型功函數金屬。在一些實施方式中，在沉積功函數調諧層134之後，使用利用類似於上述之從第二區(例如，p型區50P)中移除閘極電極層130之製程之微影及蝕刻的組合，來圖案化功函數調諧層134，且從第一區(例如，n型區50N)中移除功函數調諧層134。
在第27A圖至第27C圖中，沉積閘極填充材料136於功函數調諧層134及黏著層130B上。可沉積閘極填充材料136於凹槽116中(例如，奈米結構66上方)、絕緣鰭片82的上方、及沿著絕緣鰭片82的側壁。閘極填充材料136包含任何可接受的低電阻材料。例如，閘極填充材料136可由金屬，例如鎢、鋁、鈷、釕、其組合、或類似材料形成，且可透過原子層沉積、化學氣相沉積、物理氣相沉積、或類似製程來沉積。閘極填充材料136填充凹槽116的剩餘部分。如第27A圖至第27C圖中的剖面所示，閘極填充材料136並未延伸在第一區50N或第二區50P中之任一個中之相鄰的第二奈米結構66之間，因為其他層已經填充在兩個區中之相鄰的第二奈米結構66之間。
可初始沉積閘極填充材料136，且使其溢出凹槽116。隨後，進行移除製程，以移除位於第一層間介電層114及閘極間隙壁98之頂面上方之閘極介電層124、功函數調諧層130A、黏著層130B、功函數調諧層134、及閘極填充材料136之材料的多餘部分，藉以形成如第28A圖至第28C圖所繪示的閘極結構。在一些實施方式中，可利用平坦化製程，例如化學機械研磨(CMP)、回蝕刻製程、其組合、或類似製程。閘極介電層124在平坦化時具有留在凹槽116中的部分(因此形成閘極結構之閘極介電質)。閘極間隙壁98、接觸蝕刻停止層112、第一層間介電層114、及閘極結構的頂面為共面的(在製程變異內)。閘極結構為所產生之奈米結構場效電晶體的置換閘極，且可稱為「金屬閘極」。閘極結構均沿著奈米結構66之通道區68的頂面、側壁、及底面延伸。閘極結構填充先前由奈米結構64、犧牲間隙壁76、及虛設閘極94所佔據的區域。
在一些實施方式中，形成延伸穿過一些閘極結構的隔離區140。形成隔離區140，以將閘極結構分(或「切開」)成均包含閘極電極138(標記為138N及138P)及閘極介電層124的多個閘極結構。舉例而言，第一區(例如，n型區50N)中的閘極結構可包含閘極電極138N(例如，包含功函數調諧層130A、黏著層130B、及閘極填充材料136)及閘極介電層124，而第二區(例如，p型區50P)中的閘極結構可包含閘極電極138P(例 如，包含功函數調諧層134及閘極填充材料136)及閘極介電層124。可透過隔離區140及絕緣鰭片82，將區50N及區50P中之不同區中的閘極結構彼此隔開。隔離區140可由介電材料，例如氮化矽、氧化矽、氮氧化矽、或類似材料形成，且可透過沉積製程，例如化學氣相沉積、原子層沉積、或類似製程來形成。做為形成隔離區140的例子，開口可圖案化在所需的閘極電極138中。可進行任何可接受的蝕刻製程，例如乾蝕刻、濕蝕刻、類似製程、或其組合，來圖案化出開口。蝕刻可為異向性的。可沉積一或多層介電材料於開口中。可進行移除製程，以移除位於閘極結構的頂面上方之介電材料的多餘部分，藉以形成隔離區140。
第29A圖至第30C圖繪示在區50N及區50P中之任一個中形成閘極及源極/汲極接觸之進一步的處理步驟。在第29A圖至第29C圖中，沉積第二層間介電層144於閘極間隙壁98、接觸蝕刻停止層112、第一層間介電層114、及閘極電極138上方。在一些實施方式中，第二層間介電層144為利用流動式化學氣相沉積方法所形成的可流動薄膜。在一些實施方式中，第二層間介電層144由介電材料，例如磷矽酸鹽玻璃、硼矽酸鹽玻璃、摻雜硼之磷矽酸鹽玻璃、未摻雜矽玻璃、或類似材料形成，且可利用任何合適的方法，例如化學氣相沉積、電漿增強化學氣相沉積、或類似方法來沉積。
在一些實施方式中，形成蝕刻停止層(ESL)142 於第二層間介電層144與閘極間隙壁98、接觸蝕刻停止層112、第一層間介電層114、及閘極電極138之間。蝕刻停止層142可包含對第二層間介電層144的蝕刻具有高蝕刻選擇性的介電材料，例如氮化矽、氧化矽、氮氧化矽、或類似材料。
在第30A圖至第30C圖中，形成閘極接觸150及源極/汲極接觸148，以分別接觸閘極電極138及磊晶源極/汲極區108。閘極接觸150實體且電性耦合閘極電極138。源極/汲極接觸148實體且電性耦合磊晶源極/汲極區108。
作為形成閘極接觸150及源極/汲極接觸148的例子，形成閘極接觸150的開口穿過第二層間介電層144及蝕刻停止層142，，且形成源極/汲極接觸148的開口穿過第二層間介電層144、蝕刻停止層142、第一層間介電層114及接觸蝕刻停止層112。可利用可接受的微影及蝕刻技術來形成開口。形成襯墊(未單獨繪示)，例如擴散阻障層、黏著層、或類似結構，及導電材料於開口中。襯墊可包含鈦、氮化鈦、鉭、氮化鉭、或類似材料。導電材料可為銅、銅合金、銀、金、鎢、鈷、鋁、鎳、或類似材料。可進行平坦化製程，例如化學機械研磨，以從第二層間介電層144的表面移除多餘材料。留下的襯墊及導電材料在開口中形成閘極接觸150及源極/汲極接觸148。閘極接觸150及源極/汲極接觸148可在不同的製程中形成，或可在相同的製程中形成。雖 然閘極接觸150及源極/汲極接觸148顯示為在相同的剖面中，但應理解的是，可在不同的剖面中形成閘極接觸150及源極/汲極接觸148中的每一個，此可避免接觸的短路。
選擇性地，形成金屬半導體合金區146於磊晶源極/汲極區108與源極/汲極接觸148之間的界面處。金屬半導體合金區146可為由金屬矽化物(例如，矽化鈦、矽化鈷、矽化鎳等)所形成的矽化物區；由金屬鍺化物(例如，鍺化鈦、鍺化鈷、鍺化鎳等)所形成的鍺化物區；由金屬矽化物和金屬鍺化物兩者所形成的矽鍺化物區；或類似區。可在源極/汲極接觸148的材料之前，透過沉積金屬在源極/汲極接觸148的開口中，然後進行熱退火製程的方式，來形成金屬半導體合金區146。金屬可為任何能夠與磊晶源極/汲極區108的半導體材料(例如，矽、矽鍺、鍺等)反應，以形成低電阻之金屬半導體合金的金屬，例如鎳、鈷、鈦、鉭、鉑、鎢、其他貴金屬、其他耐火金屬、稀土金屬、或其合金。可透過沉積製程，例如原子層沉積、化學氣相沉積、物理氣相沉積、或類似製程來沉積金屬。在熱退火製程之後，可進行清洗製程，例如濕式清洗，以從源極/汲極接觸148的開口，例如從金屬半導體合金區146的表面，移除任何殘留的金屬。然後可形成源極/汲極接觸148的材料於金屬半導體合金區146上。
在多個實施方式中，形成p型元件及n型元件 的置換閘極電極。在一些實施方式中，在p型元件的功函數調諧層之前，形成n型元件的功函數調諧層，以使得對所產生之元件之臨界電壓的更多控制成為可能。在p型元件的功函數調諧層之前，形成n型元件之功函數調諧層的方法包含形成且圖案化犧牲層，以防止n型元件之功函數調諧層在p型元件的奈米結構之間形成。這有助於防止功函數調諧層留在p型元件上，而這樣可能會降低p型元件的性能。可利用流動式化學氣相沉積(CVD)方法來沉積犧牲層，此在由下至上成長方面提供改善的沉積輪廓。此外，流動式化學氣相沉積方法也可在奈米結構之間提供改善的間隙填充，而無裂縫或間隙。
在一些實施方式中，一種電晶體元件中之閘極結構之形成方法包含利用非共形沉積製程來沉積犧牲層圍繞第一奈米結構及第二奈米結構，其中第一奈米結構設於第二奈米結構上方，且利用第一凹槽來與第二奈米結構隔開，其中第一奈米結構及第二奈米結構設於第一元件區中的半導體基材上方；圖案化犧牲層，其中在圖案化犧牲層之後，犧牲層的剩餘部分設於第一奈米結構與第二奈米結構之間的第一凹槽中；沉積第一功函數調諧層於第一奈米結構及第二奈米結構上方；圖案化第一功函數調諧層，以移除第一元件區中之第一功函數調諧層的部分；移除犧牲層之剩餘部分；在移除犧牲層之剩餘部分之後，沉積第二功函數調諧層圍繞第一奈米結構及第二奈米結構；以及沉積閘極填充材料於第二功函數調 諧層上方。選擇性地，在一些實施方式中，非共形沉積製程為流動式化學氣相沉積製程。選擇性地，在一些實施方式中，利用犧牲層來沉積第一功函數調諧層，以阻擋第一功函數調諧層沉積在第一奈米結構與第二奈米結構之間的區域中。選擇性地，在一些實施方式中，方法更包含利用非共形沉積製程來沉積犧牲層圍繞第三奈米結構及第四奈米結構，其中第三奈米結構設於第四奈米結構上方，且利用第二元件區中的第二凹槽與第四奈米結構隔開，其中圖案化犧牲層包含從第二元件區移除犧牲層；以及沉積第一功函數調諧層圍繞第三奈米結構及第四奈米結構，其中在圖案化第一功函數調諧層之後，第一功函數調諧層的剩餘部分圍繞第三奈米結構及第四奈米結構設置。選擇性地，在一些實施方式中，第一元件區為p型元件區，其中第二元件區為n型元件區。選擇性地，在一些實施方式中，方法更包含沉積第二功函數調諧層於第二元件區中之第一功函數調諧層上方；以及圖案化第二功函數調諧層，以從第二元件區移除第二功函數調諧層，其中沉積閘極填充材料包含沉積閘極填充材料於第二功函數調諧層上方。選擇性地，在一些實施方式中，利用非共形沉積製程沉積犧牲層包含在沒有裂縫及孔洞的情況下沉積犧牲層。選擇性地，在一些實施方式中，方法更包含沉積閘極介電層圍繞第一奈米結構及第二奈米結構，其中閘極介電層將犧牲層與第一奈米結構隔開，且將犧牲層與第二奈米結構隔開。
在一些實施方式中，一種電晶體元件中之閘極結構之形成方法包含移除第一虛設閘極結構，以形成凹槽圍繞第一奈米結構及第二奈米結構；利用流動式化學氣相沉積(CVD)來沉積犧牲層於凹槽中；圖案化犧牲層，以在第一奈米結構與第二奈米結構之間留下犧牲層的部分；沉積第一功函數金屬於凹槽中；從凹槽移除第一功函數金屬及部分的犧牲層；沉積第二功函數金屬於凹槽中，其中第二功函數金屬與第一功函數金屬的類型相反；以及沉積填充金屬於凹槽中的第二功函數金屬上方。選擇性地，在一些實施方式中，流動式化學氣相沉積製程包含：流動一或多個前驅物於凹槽中，以在可流動狀態下沉積絕緣材料於凹槽中；進行氧化處理來硬化絕緣材料；以及利用紫外光固化絕緣材料。選擇性地，在一些實施方式中，犧牲層包含氮氧化矽(SiONx)，其中流動式化學氣相沉積製程包含流動矽烷基前驅物、氮基前驅物、及氧化劑至凹槽中。選擇性地，在一些實施方式中，流動式化學氣相沉積製程包含：以速率範圍500sccm至750sccm，流動矽烷基前驅物；以速率範圍300sccm至600sccm，流動氮基前驅物；以速率範圍50sccm至400sccm，流動氧化劑。選擇性地，在一些實施方式中，進行氧化處理包含將絕緣材料暴露於臭氧及氧氣的混合物。選擇性地，在一些實施方式中，臭氧及氧氣之混合物之臭氧與氧氣的比例為1：10至10：1之範圍。選擇性地，在一些實施方式中，利用紫外光來 固化絕緣材料包含利用波長範圍100nm至400nm的紫外光來固化絕緣材料。選擇性地，在一些實施方式中，第一功函數金屬為n型，其中第二功函數金屬為p型。
在一些實施方式中，一種電晶體元件中之閘極結構之形成方法包含移除第一虛設閘極結構以形成第一凹槽，以及移除第二虛設閘極結構以形成第二凹槽；利用流動式化學氣相沉積(CVD)，來沉積犧牲層於第一凹槽及第二凹槽中；圖案化犧牲層，以從第一凹槽移除犧牲層，而在第二凹槽中留下犧牲層的剩餘部分，犧牲層的剩餘部分設於第一奈米結構與第二奈米結構之間；沉積第一功函數金屬於第一凹槽及第二凹槽中，其中犧牲層阻擋第一功函數金屬在第一奈米結構與第二奈米結構之間的沉積；圖案化第一功函數金屬，以從第二凹槽移除第一功函數金屬，而在第一凹槽中留下第一功函數金屬；移除犧牲層的剩餘部分；沉積第二功函數金屬於第二凹槽中；以及沉積填充金屬於第一凹槽中的第一功函數金屬上方及第二凹槽中的第二功函數金屬上方。選擇性地，在一些實施方式中，第二功函數金屬與第一功函數金屬的導電類型相反。選擇性地，在一些實施方式中，絕緣鰭片設於第一凹槽與第二凹槽之間。選擇性地，在一些實施方式中，流動式化學氣相沉積製程包含：流動一或多個前驅物於第一凹槽及第二凹槽中，以在可流動狀態下沉積絕緣物質於第一凹槽及第二凹槽中；進行氧化處理來硬化絕緣物質；以及利用紫外光來固化絕緣物質。
上述揭露已概述數個實施方式的特徵，因此熟習此技藝者可更了解本揭露之態樣。熟習此技藝者應了解到，其可輕易地利用本揭露作為基礎，來設計或潤飾其他製程與結構，以實現與在此所介紹之實施方式相同之目的及/或達到相同的優點。熟習此技藝者也應了解到，這類對等架構並未脫離本揭露之精神和範圍，且熟習此技藝者可在不脫離本揭露之精神和範圍下，在此進行各種之更動、取代、與修改。
50:基材
50N:n型區、第一區、區
50P:p型區、第二區、區
62:半導體鰭片、鰭片
66:奈米結構、第二奈米結構
72:隔離區、淺溝渠隔離區
82:絕緣鰭片
124:閘極介電層
130:閘極電極層
134:功函數調諧層
136:閘極填充材料
200N:區
200P:區

Claims (10)

  1. 一種電晶體元件中之閘極結構之形成方法，包含：利用一非共形沉積製程，沉積一犧牲層圍繞一第一奈米結構及一第二奈米結構，其中該第一奈米結構設於該第二奈米結構上方，且利用一第一凹槽與該第二奈米結構隔開，其中該第一奈米結構及該第二奈米結構設於一第一元件區中的一半導體基材上方；圖案化該犧牲層，其中在圖案化該犧牲層之後，該犧牲層的一剩餘部分設於該第一奈米結構與該第二奈米結構之間的該第一凹槽中；沉積一第一功函數調諧層於該第一奈米結構及該第二奈米結構上方；圖案化該第一功函數調諧層，以移除該第一元件區中之該第一功函數調諧層的複數個部分；移除該犧牲層之該剩餘部分；在移除該犧牲層之該剩餘部分之後，沉積一第二功函數調諧層圍繞該第一奈米結構及該第二奈米結構；以及沉積一閘極填充材料於該第二功函數調諧層上方。
  2. 如請求項1所述之方法，其中沉積該第一功函數調諧層包含利用該犧牲層來阻擋該第一功函數調諧層沉積在該第一奈米結構與該第二奈米結構之間的一區域中。
  3. 如請求項1所述之方法，更包含：利用該非共形沉積製程，沉積該犧牲層圍繞一第三奈米結構及一第四奈米結構，其中該第三奈米結構設於該第四奈米結構上方，且利用一第二元件區中的一第二凹槽與該第四奈米結構隔開，其中圖案化該犧牲層包含從該第二元件區移除該犧牲層；以及沉積該第一功函數調諧層圍繞該第三奈米結構及該第四奈米結構，其中在圖案化該第一功函數調諧層之後，該第一功函數調諧層的剩餘部分圍繞該第三奈米結構及該第四奈米結構設置。
  4. 如請求項3所述之方法，其中該第一元件區為一p型元件區，其中該第二元件區為一n型元件區。
  5. 如請求項3所述之方法，更包含：沉積該第二功函數調諧層於該第二元件區中之該第一功函數調諧層上方；以及圖案化該第二功函數調諧層，以從該第二元件區移除該第二功函數調諧層，其中沉積該閘極填充材料包含沉積該閘極填充材料於該第二功函數調諧層上方。
  6. 一種電晶體元件中之閘極結構之形成方法，包含： 移除一第一虛設閘極結構，以形成一凹槽圍繞一第一奈米結構及一第二奈米結構；利用一流動式化學氣相沉積製程，沉積一犧牲層於該凹槽中；圖案化該犧牲層，以留下該第一奈米結構及該第二奈米結構之間之該犧牲層的一部分；沉積一第一功函數金屬於該凹槽中；從該凹槽中移除該第一功函數金屬及該犧牲層的該部分；沉積一第二功函數金屬於該凹槽中，其中該第二功函數金屬與該第一功函數金屬的類型相反；以及沉積一填充金屬於該凹槽中的該第二功函數金屬上方。
  7. 如請求項6所述之方法，其中該流動式化學氣相沉積製程包含：流動一或複數個前驅物於該凹槽中，以在可流動狀態下沉積一絕緣材料於該凹槽中；進行一氧化處理，以硬化該絕緣材料；以及利用紫外光固化該絕緣材料。
  8. 如請求項7所述之方法，其中該犧牲層包含氮氧化矽(SiONx)，其中該流動式化學氣相沉積製程包含流動一矽烷基前驅物、一氮基前驅物、及一氧化劑至該凹槽中。
  9. 如請求項8所述之方法，其中該流動式化學氣相沉積製程包含：以速率範圍500sccm至750sccm，流動該矽烷基前驅物；以速率範圍300sccm至600sccm，流動該氮基前驅物；以及以速率範圍50sccm至400sccm，流動該氧化劑。
  10. 一種電晶體元件中之閘極結構之形成方法，包含：移除一第一虛設閘極結構以形成一第一凹槽，以及移除一第二虛設閘極結構以形成一第二凹槽；利用一流動式化學氣相沉積製程，沉積一犧牲層於該第一凹槽及該第二凹槽中；圖案化該犧牲層，以從該第一凹槽移除該犧牲層，而在該第二凹槽中留下該犧牲層的一剩餘部分，該犧牲層的該剩餘部分設於一第一奈米結構與一第二奈米結構之間；沉積一第一功函數金屬於該第一凹槽及該第二凹槽中，其中該犧牲層阻擋該第一功函數金屬在該第一奈米結構與該第二奈米結構之間的沉積；圖案化該第一功函數金屬，以從該第二凹槽中移除該第一功函數金屬，而在該第一凹槽中留下該第一功函數金屬； 移除該犧牲層的該剩餘部分；沉積一第二功函數金屬於該第二凹槽中；以及沉積一填充金屬於該第一凹槽中的該第一功函數金屬上方及該第二凹槽中的該第二功函數金屬上方。
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