KR102287552B1 - 게이트 라스트 프로세스에서의 선택적 하이 k 형성 - Google Patents

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텡-춘 차이
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Abstract

방법은, 더미 게이트 스택을 제거하여 게이트 스페이서들 간에 개구부를 형성하는, 더미 게이트 스택을 제거하는 단계; 게이트 스페이서들의 측벽들 상에 선택적으로 억제제막을 형성하는 단계로서, 게이트 스페이서들의 측벽들은 개구부를 향하는 것인, 억제제막을 형성하는 단계; 반도체 영역의 표면 위에 선택적으로 유전체층을 형성하는 단계를 포함한다. 억제제막은 억제제막 상의 유전체층의 성장을 억제한다. 방법은, 억제제막을 제거하는 단계, 및 개구부의 남아있는 부분 내에 대체 게이트 전극을 형성하는 단계를 더 포함한다.

Description

게이트 라스트 프로세스에서의 선택적 하이 k 형성{SELECTIVE HIGH-K FORMATION IN GATE-LAST PROCESS}
본 출원은 "게이트 라스트 프로세스에서의 선택적 하이 k 형성"으로 명칭되고, 2017년 11월 15일에 출원된 미국 가출원 62/586,322 호를 우선권으로 주장하며, 이로써 이 가출원은 참조로서 본원에 포함된다.
집적 회로들에서 트랜지스터들은 기본 구축 엘리먼트들이다. 집적 회로들의 최근 개발에서, 트랜지스터들은 일반적으로 대체 게이트들의 형태로 형성되는 금속 게이트들을 채택한다. 대체 게이트들의 형성은 일반적으로, 더미 게이트 스택들을 형성하는 것, 더미 게이트 스택들의 측벽들 상에 게이트 스페이서들을 형성하는 것, 더미 게이트 스택들을 제거하여 게이트 스페이서들 간에 개구부들을 형성하는 것, 개구부들 내에 게이트 유전체층들 및 금속층들을 퇴적시키는 것, 이어서 화학적 기계적 폴리싱(Chemical Mechanical Polish; CMP)을 수행하여 게이트 유전체층들 및 금속층들의 과잉 부분들을 제거하는 것을 포함한다. 게이트 유전체층들 및 금속층들의 남아있는 부분들이 대체 게이트들이다. 일반적으로 대체 게이트들 내에 다수의 서브층(sub-layer)들이 있다. 집적 회로들의 다운 스케일링(down-scaling)을 증가시킴에 따라, 대체 게이트들의 폭들이 점점 작아지고 있으며, 다수의 서브층들을 수용하는 것을 더 어렵게 하고 있다.
본 개시의 양태는 첨부 도면들과 함께 읽을 때, 이어지는 상세한 설명으로부터 최상으로 이해된다. 본 산업에서의 표준적인 관행에 따라, 다양한 피처들이 축척대로 도시되지 않은 점을 유념한다. 실제로, 다양한 피처들의 치수(dimension)들은 논의의 명료함을 위해 임의적으로 증가되거나 또는 감소될 수 있다.
도 1, 도 2, 도 3a, 도 3b, 도 4a, 도 4b, 도 5a, 도 5b, 도 6, 도 7, 도 8, 도 9a, 도 9b 및 도 10 내지 도 13a는 일부 실시예들에 따른 핀 전계 효과 트랜지스터(Fin Field-Effect Transistor; FinFET)들의 형성에서의 중간 스테이지들의 단면도들 및 사시도들을 예시한다.
도 13b, 도 13c, 및 도 13d는 일부 실시예들에 따른 FinFET들의 단면도들이다.
도 14는 일부 실시예들에 따른 FinFET의 단면도를 도시한다.
도 15는 일부 실시예들에 따른 FinFET을 형성하기 위한 프로세스의 흐름도를 예시한다.
이어지는 개시는 본 발명의 상이한 피처들을 구현하기 위한 다수의 상이한 실시예들 또는 예시들을 제공한다. 본 개시를 단순화하기 위해 컴포넌트들 및 배열들의 특정 예시들이 아래에서 설명된다. 물론, 이것들은 단지 예시들에 불과하며, 제한적으로 의도되는 것은 아니다. 예를 들어, 이어지는 설명에서 제 2 피처 위의 또는 제 2 피처 상의 제 1 피처의 형성은 제 1 피처 및 제 2 피처가 직접적으로 접촉하여 형성되는 실시예를 포함할 수 있으며, 또한 제 1 피처 및 제 2 피처가 직접적으로 접촉하지 않을 수 있도록 추가적인 피처가 제 1 피처와 제 2 피처 사이에 형성될 수 있는 실시예를 포함할 수 있다. 또한, 본 개시는 다양한 예시들에서 참조 부호들 및/또는 문자들을 반복할 수 있다. 이러한 반복은 간략화 및 명료화의 목적을 위한 것이며, 그 자체가 논의되는 다양한 실시예 및/또는 구성 사이의 관계에 영향을 주는 것은 아니다.
또한, "밑", "아래", "보다 아래", "위", "보다 위" 등과 같은 공간 상대적 용어들은, 도면들에 도시된 바와 같이, 다른 엘리먼트(들) 또는 피처(들)에 대한 하나의 엘리먼트 또는 피처의 관계를 설명하도록 설명의 용이성을 위해 본원에서 사용될 수 있다. 공간 상대적 용어들은 도면들에 도시된 배향에 더하여, 사용 중이거나 또는 동작 중인 디바이스의 상이한 배향들을 망라하도록 의도된 것이다. 장치는 이와 다르게 배향(90° 또는 다른 배향들로 회전)될 수 있으며, 본원에서 사용되는 공간 상대적 기술어들이 그에 따라 유사하게 해석될 수 있다.
다양한 예시적인 실시예들에 따른 트랜지스터들 및 트랜지스터들을 형성하는 방법들이 제공된다. 일부 실시예들에 따른 트랜지스터들을 형성하는 중간 스테이지들이 예시된다. 일부 실시예들의 일부 변형예들이 논의된다. 다양한 도면들과 예시적인 실시예들 전반에 걸쳐, 동일한 엘리먼트들을 지정하기 위해 동일한 참조 번호들이 사용된다. 예시된 예시적인 실시예들에서, 핀 전계 효과 트랜지스터(FinFET)들의 형성이 본 개시의 개념을 설명하기 위한 예시로서 사용된다. 평면형(planar) 트랜지스터들이 또한 본 개시의 실시예들을 채택할 수 있다.
도 1 내지 도 13a는 본 개시의 일부 실시예들에 따른 트랜지스터들의 형성에서의 중간 스테이지들의 사시도들 및 단면도들을 예시한다. 도 1 내지 도 13a에 도시된 단계들은 또한, 도 15에 도시된 프로세스 흐름(300)에 개략적으로 반영된다. 형성되는 트랜지스터들은 일부 예시적인 실시예들에 따른 [p형(p-type) FinFET과 같은] p형 트랜지스터 및 [n형(n-type) FinFET과 같은] n형 트랜지스터를 포함한다.
도 1은 초기 구조물의 사시도를 예시한다. 초기 구조물은 기판(20)을 더 포함하는 웨이퍼(10)를 포함한다. 기판(20)은, 실리콘 기판, 실리콘 게르마늄 기판, 또는 다른 반도체 재료들로 형성되는 기판일 수 있는 반도체 기판일 수 있다. 본 개시의 일부 실시예들에 따르면, 기판(20)은 벌크 실리콘 기판, 및 벌크 실리콘 기판 위의 에피택시(epitaxy) SiGe(silicon germanium)층 또는 (내부에 실리콘이 없는) 게르마늄층을 포함한다. 기판(20)은 p형 또는 n형 불순물(impurity)로 도핑될 수 있다. 얕은 트렌치 격리(Shallow Trench Isolation; STI) 영역들과 같은 격리 영역들(22)이 기판(20) 내로 연장되도록 형성될 수 있다. 이웃하는 STI 영역들(22) 사이의 기판(20)의 부분들은, 각각 디바이스 영역들(100 및 200) 내에 있는 반도체 스트립들(124 및 224)로 지칭된다. 디바이스 영역(100)은, p형 FinFET과 같은 p형 트랜지스터가 형성될 p형 트랜지스터 영역이다. 디바이스 영역(200)은, n형 FinFET과 같은 n형 트랜지스터가 형성될 n형 트랜지스터 영역이다.
STI 영역들(22)은 선형 산화물(liner oxide)(미도시)을 포함할 수 있다. 선형 산화물은 기판(20)의 표면층의 열 산화를 통해 형성되는 열 산화물로 형성될 수 있다. 선형 산화물은 또한, 예를 들어 원자 층 증착(Atomic Layer Deposition; ALD), 고밀도 플라즈마 화학적 기상 증착(High-Density Plasma Chemical Vapor Deposition; HDPCVD), 또는 화학적 기상 증착(Chemical Vapor Deposition; CVD)을 사용하여 형성되는 퇴적된 실리콘 산화물층일 수 있다. STI 영역들(22)은 또한 선형 산화물 위의 유전체 재료를 포함할 수 있고, 유전체 재료는 유동가능 화학적 기상 증착(Flowable Chemical Vapor Deposition; FCVD), 스핀 온 코팅(spin-on coating) 등을 사용하여 형성될 수 있다.
도 2를 참조하면, STI 영역들(22)이 리세싱되어, 반도체 스트립들(124 및 224)의 상단부들이 이웃하는 STI 영역들(22)의 상면들(22A)보다 높게 돌출되어 돌출 핀들(124' 및 224')을 형성한다. 개별적인 단계는 도 15에 도시된 프로세스 흐름에서 단계(302)로서 예시된다. 에칭은 건식 에칭 프로세스를 사용하여 수행될 수 있고, NH3 및 NF3가 에칭 가스들로서 사용된다. 에칭 프로세스 동안, 플라즈마가 생성될 수 있다. 아르곤이 또한 포함될 수 있다. 본 개시의 대안적인 실시예들에 따르면, STI 영역들(22)의 리세싱은 습식 에칭 프로세스를 사용하여 수행된다. 에칭 화학물은, 예를 들어 희석된 HF를 포함할 수 있다.
위에 예시된 예시적인 실시예들에서, 임의의 적절한 방법에 의해 핀들이 패터닝될 수 있다. 예를 들어, 핀들은 이중 패터닝 프로세스 또는 다중 패터닝 프로세스를 포함하여, 하나 이상의 포토리소그래피 프로세스를 사용하여 패터닝될 수 있다. 일반적으로, 이중 패터닝 프로세스 또는 다중 패터닝 프로세스는 포토리소그래피 및 자가 정렬(self-aligned) 프로세스들을 결합하여, 예를 들어 단일의, 직접 포토리소그래피 프로세스를 사용하여 획득가능한 다른 피치들보다 작은 피치들을 갖는 패턴들이 생성되도록 한다. 예를 들어, 일 실시예에서, 기판 위에 희생층이 형성되고 포토리소그래피 프로세스를 사용하여 패터닝된다. 패터닝된 희생층을 따라 자가 정렬 프로세스를 사용하여 스페이서들이 형성된다. 이어서 희생층이 제거되고, 남아있는 스페이서들, 또는 맨드렐(mandrel)들이 이어서 핀들을 패터닝하기 위해 사용될 수 있다.
돌출 핀들(124' 및 224')의 재료들은 또한, 기판(20)의 재료들과는 상이한 재료들로 대체될 수 있다. 예를 들어, 돌출 핀들(124')은 Si, SiP, SiC, SiPC, 또는 InP, GaAs, AlAs, InAs, InAlAs, InGaAs 등과 같은 III-V족 화합물 반도체로 형성될 수 있다. 돌출 핀들(224')은 Si, SiGe, SiGeB, Ge, 또는 InSb, GaSb, InGaSb 등과 같은 III-V족 화합물 반도체로 형성될 수 있다.
도 3a를 참조하면, 돌출 핀들(124' 및 224')의 최상면들 및 측벽들 상에 각각 더미 게이트 스택들(130 및 230)이 형성된다. 개별적인 단계는 도 15에 도시된 프로세스 흐름에서 단계(304)로서 예시된다. 더미 게이트 스택들(130)은 더미 게이트 유전체들(132), 및 더미 게이트 유전체(132) 위에 있는 더미 게이트 전극들(134)을 포함할 수 있다. 더미 게이트 스택들(230)은 더미 게이트 유전체들(232), 및 더미 게이트 유전체(232) 위에 있는 더미 게이트 전극들(234)을 포함할 수 있다. 더미 게이트 전극들(134 및 234)은, 예를 들어 폴리실리콘을 사용하여 형성될 수 있고, 다른 재료들이 또한 사용될 수 있다. 더미 게이트 스택들(130 및 230) 각각은 또한 하나의 (또는 복수의) 하드 마스크층들(136 및 236)을 포함할 수 있다. 하드 마스크층들(136 및 236)은 SiN, SiO, SiC, SiOC, SiON, SiCN, SiOCN, TiN, AlON, Al2O3 등으로 형성될 수 있다. 하드 마스크층들(136 및 236)의 두께는 약 10 nm 내지 약 60 nm 사이의 범위 내에 있을 수 있다. 더미 게이트 스택들(130 및 230) 각각은 단일의 하나의 또는 복수의 돌출 핀들(124' 및 224')을 각각 가로지른다. 더미 게이트 스택들(130 및 230)은 또한, 개별적인 돌출 핀들(124' 및 224')의 길이 방향들에 수직인 길이 방향들을 각각 가질 수 있다.
도 3b는 일부 실시예들에 따른 디바이스 영역들(100 및 200)의 단면도를 예시한다. 단면도는 도 3a 내의 라인(B-B)을 포함하는 수직 평면으로부터 획득된 단면도 및 도 3a 내의 라인(C-C)을 포함하는 수직 평면으로부터 획득된 단면도를 조합한 것이고, 도 3b에서 STI 영역(22)이 디바이스 영역들(100 및 200)을 분리한다. 돌출 핀들(124' 및 224')은 개략적으로 예시된다. 또한, n웰(n-well) 영역(108) 및 p웰(p-well) 영역(208)이 돌출 핀들(124' 및 224') 내로 연장되도록 각각 형성된다. n웰 영역(108) 및 p웰 영역(208)은 또한 돌출 핀들(124' 및 224')보다 낮은 곳에 있는 반도체 기판(20)의 벌크 부분 내로 연장될 수 있다. 달리 명시되지 않는 한, (도 9b 및 도 15를 제외한) 후속 도면들 내의 단면도들은 또한 도 3a에 도시된 바와 같은 수직 평면들과 동일한 평면들 - 이 평면들은 라인들(B-B 및 C-C)을 각각 포함함 - 로부터 획득될 수 있다.
다음으로, 도 3a 및 도 3b에 또한 도시된 바와 같이, 더미 게이트 스택들(130 및 230)의 측벽들 상에 게이트 스페이서들(138 및 238)이 각각 형성된다. 개별적인 단계는 또한, 도 15에 도시된 프로세스 흐름에서 단계(304)로서 예시된다. 그 동안에, 돌출 핀들(124' 및 224')의 측벽들 상에 핀 스페이서들(도시 생략)이 또한 형성될 수 있다. 본 개시의 일부 실시예들에 따르면, 게이트 스페이서들(138 및 238)은 SiON(silicon oxynitride), SiOCN(silicon oxy-carbo-nitride), SiO2(silicon oxide), SiOC(silicon oxy-carbide) 등과 같은 산소 함유 유전체 재료(들)로 형성된다. 후속하여 형성되는 억제제막(inhibitor film)의 형성 방법에 따라, SiN(silicon nitride) 및/또는 SiC(silicon carbide)과 같은 비 산소 함유 재료들이 또한 게이트 스페이서들(138 및 238)을 형성하기 위해 사용될 수 있다. 게이트 스페이서들(138 및 238)은 에어 갭(air-gap)들을 포함할 수 있거나, 또는 포어(pore)들을 포함하는 것으로서 형성될 수 있으며, 단일층 구조물 또는 복수의 유전체층들을 포함하는 다중층 구조물을 가질 수 있다.
도 4a 및 도 4b는 디바이스 영역들(100 및 200) 내의 소스/드레인 영역들(142 및 242)의 형성을 각각 예시한다. 본 개시의 일부 실시예들에 따르면, 돌출 핀들(124' 및 224') 상에 에피택시 영역들(140 및 240)이 각각 성장되어, 클래딩(cladding) 소스/드레인 영역들을 형성한다. 개별적인 단계는 도 15에 도시된 프로세스 흐름에서 단계(306)로서 예시된다. 에피택시 영역들(140 및 240)은 에피택시의 진행으로 인시츄(in-situ) 도핑될 수 있는 p형 불순물 및 n형 불순물로 각각 도핑될 수 있다. 본 개시의 일부 실시예들에 따르면, 에피택시 영역들(140)은 Si, SiGe, SiGeB, Ge, 또는 InSb, GaSb, InGaSb 등과 같은 III-V족 화합물 반도체를 포함한다. 에피택시 영역들(240)은 Si, SiP, SiC, SiPC, 또는 InP, GaAs, AlAs, InAs, InAlAs, InGaAs 등과 같은 III-V족 화합물 반도체를 포함할 수 있다. 에피택시 영역들(140 및 240)의 두께는 약 3 nm 내지 약 30 nm 사이의 범위 내에 있을 수 있다.
에피택시 단계 후, 에피택시 영역들 및 돌출 핀(124')이 p형 불순물로 더 주입되어 소스 및 드레인 영역들(142)을 형성할 수 있다. 에피택시 영역들(240) 및 돌출 핀들(224')이 n형 불순물로 더 주입되어 소스 및 드레인 영역들(242)을 형성할 수 있다. 본 개시의 대안적인 실시예들에 따르면, 예를 들어 에피택시 영역들(140 및 240)이 p형 불순물 및 n형 불순물로 각각 인시츄 도핑되었을 때, 주입 단계들이 생략된다.
본 개시의 일부 실시예들에 따르면, 클래딩 소스/드레인 영역들을 형성하는 대신에, 에칭 단계(이후부터 소스/드레인 리세싱으로 지칭됨)가 수행되어 더미 게이트 스택(130/230) 및 게이트 스페이서들(138/238)에 의해 커버되지 않는 돌출 핀들(124' 및 224')의 부분들을 에칭한다. 에칭은 이방성일 수 있고, 따라서 더미 게이트 스택들(130 및 230) 및 게이트 스페이서들(138 및 238) 바로 아래에 있는 핀들(124' 및 224')의 부분들이 돌출되고, 에칭되지 않는다. STI 영역들(22) 사이에 따라서 리세스들(미도시)이 형성된다. 이어서 리세스들로부터 에피택시 소스/드레인 영역들이 성장된다.
도 4b는 또한, 블랭킷(blanket) 금속층을 퇴적시키고, 어닐링을 수행하여 블랭킷 금속층을 소스/드레인 영역들(142 및 242)와 반응시키며, 금속층의 반응하지 않은 부분들을 제거함으로써 형성될 수 있는 소스/드레인 규화물 영역들(144 및 244)을 각각 개략적으로 예시한다. 소스/드레인 규화물 영역들(144 및 244)을 형성하기 위한 금속은 Ti, Co, Ni, NiCo, Pt, NiPt, Ir, PtIr, Er, Yb, Pd, Rh, Nb 등을 포함할 수 있다. 대안적인 실시예들에 따르면, 소스/드레인 규화물 영역들은 대체 금속 게이트들의 형성 후 형성되고, 도 13a, 도 13b, 도 13c, 및 도 13d에 도시된 바와 같이 층간 유전체(Inter-Layer Dielectric; ILD)를 관통하는 접촉 개구부들을 통해 형성된다. 따라서, 도 4b에서, 소스/드레인 규화물 영역들(144 및 244)은 이들이 이때 형성될 수 있거나 형성되지 않을 수 있음을 나타내기 위해 점선들을 사용하여 예시된다. 후속 도면들에서, 소스/드레인 규화물 영역들(144 및 244)은 예시되지 않는다.
사시도 및 단면도를 각각 예시하는 도 5a 및 도 5b에 도시된 바와 같이, 이어서 접촉 에칭 저지층(Contact Etch Stop Layer; CESL)(46) 및 층간 유전체(ILD)(48)가 형성된다. 개별적인 단계는 도 15에 도시된 프로세스 흐름에서 단계(308)로서 예시된다. CESL(46)은 SiN, SiCN, SiOC, SiON, SiCN, SiOCN 등으로 형성될 수 있다. 본 개시의 일부 실시예들에 따르면, CESL(46)은 내부에 산소를 포함할 수 있거나 또는 산소가 없을 수 있다. CESL(46)은, 예를 들어 ALD 또는 CVD와 같은 컨포멀(conformal) 퇴적 방법을 사용하여 형성될 수 있다. ILD(48)는, 예를 들어 FCVD, 스핀 온 코팅, CVD, 또는 다른 퇴적 방법을 사용하여 형성되는 유전체 재료를 포함할 수 있다. ILD(48)는 또한, TEOS(Tetra Ethyl Ortho Silicate) 산화물, PECVD(Plasma-Enhanced CVD) 산화물(SiO2), PSG(Phospho-Silicate Glass), BSG(Boro-Silicate Glass), BPSG(Boron-Doped Phospho-Silicate Glass) 등과 같은 SiO(silicon-oxide) 기반 또는 SiOC(silicon-oxycarbide) 기반일 수 있는 산소 함유 유전체 재료로 형성될 수 있다. 화학적 기계적 폴리싱(CMP) 또는 기계적 그라인딩과 같은 평탄화 단계가 수행되어 ILD(48), 더미 게이트 스택들(130 및 230), 및 게이트 스페이서들(138 및 238)의 최상면들을 서로 동일한 높이가 되도록 할 수 있다.
다음으로, 하드 마스크층들(136 및 236), 더미 게이트 전극들(134 및 234), 및 더미 게이트 유전체들(132 및 232)을 포함하는 더미 게이트 스택들(130 및 230)이 제거되어, 도 6에 도시된 바와 같이 개구부들(150 및 250)을 형성한다. 개별적인 단계는 도 15에 도시된 프로세스 흐름에서 단계(310)로서 예시된다. 돌출 핀들(124' 및 224')의 표면들이 노출된다. 도 6은 돌출 핀들(124' 및 224')의 최상면들의 노출을 예시한다. 돌출 핀들(124' 및 224')의 측벽 표면들이 또한 개구부들(150 및 250)에 노출된다. 다음으로, 세정 단계가 수행되어 돌출 핀들(124' 및 224')의 표면들을 세정하여 자연 산화물을 제거한다. 세정은 예를 들어 희석된 HF 용액(diluted HF solution)을 사용하여 수행될 수 있다.
도 7은 억제제막(52)의 선택적 형성을 예시한다. 개별적인 단계는 도 15에 도시된 프로세스 흐름에서 단계(312)로서 예시된다. 본 개시의 일부 실시예들에 따르면, 억제제막(52)은, 웨이퍼(10)가 그 위에 퇴적된 억제제막을 갖도록 프로세스 가스(프리커서)에 노출되는 퇴적 프로세스를 통해 형성된다. 퇴적은 플라즈마를 턴온하지 않고 수행된다. 퇴적 온도는 프로세스 가스에 따라, 약 50°C 내지 약 300°C 사이의 범위 내, 또는 약 50°C 내지 약 200°C 사이의 범위 내에 있을 수 있다. 퇴적 시간은 약 30 초 내지 약 60 분 사이의 범위 내에 있을 수 있다. 퇴적시에, 프로세스 가스의 유량(flow rate)은 약 500 sccm 내지 약 10,000 sccm 사이의 범위 내에 있을 수 있다. 억제제막(52)이 형성되는 프로세스 챔버의 압력은 약 0.5 mTorr 내지 약 100 mTorr 사이의 범위 내에 있을 수 있다. 프로세스 가스는 옥타데실트라이클로로실레인(Octadecyltrichlorosilane)(CH3(CH2)17SiCl3), 트리클로로(1H,1H,2H,2H-perfluorooctyl) 실레인(CF3(CF2)5(CH2)2SiCl3), 디메틸 디클로로실레인(Dimethyl dichlorosilane)((CH3)2SiCl2), 또는 이들의 조합들을 포함하는 Si-Cl 기반 프로세스 가스를 포함할 수 있다. 대안적으로 또는 추가적으로, 프로세스 가스는 [디메틸라미노(Dimethylamino)]트리메틸실레인(trimethylsilane)((CH3)2NSi(CH3)3), 1-[트리메틸실릴(Trimethylsilyl)]피롤리딘(pyrrolidine)((CH3)3Si-NC4H8), 헥사메틸 디실라잔(Hexamethyl disilazane)([(CH3)3Si]2NH), 비스(Bis)[디메틸아미노(dimethylamino)]디메틸실레인(dimethylsilane)([(CH3)2N]2Si(CH3)2), 또는 이들의 조합들을 포함하는 Si-N 기반 프로세스 가스를 포함할 수 있다.
본 개시의 대안적인 실시예들에 따르면, 억제제막(52)은, 위에서 논의된 Si-Cl 기반 프로세스 가스 또는 Si-N 기반 프로세스 가스 중 하나 이상이 용매(solvent) 내에 용해된 화학 용액 내에 웨이퍼(10)를 담금으로써 형성된다. 용매는 아세톤 또는 이소프로필 알콜(Isopropyl alcohol; IPA)을 포함할 수 있다. 일부 다른 실시예들에서, 용매는 탈염수(demineralized water)를 포함할 수 있다. 담금 시간은 약 30 초 내지 약 60 분 사이의 범위 내에 있을 수 있다.
본 개시의 일부 실시예들에 따르면, IL(54), 게이트 스페이서들(138/238), 및 ILD(48) 내에 포함될 수 있는 산화물들은 이들의 표면들에서 OH 결합들을 가지며, OH 결합들은 양으로 대전된(charged) 수소(H)에 결합된 음으로 대전된 산소(O)를 포함한다. Si-Cl 기반 프리커서 또는 Si-N 기반 프리커서가 사용될 때, 질소(N) 및 염소(Cl)가 높은 전기음성도(electronegativity)값들을 갖기 때문에, 이들은 수소와 쉽게 결합될 수 있다. 따라서, 억제제막(52)의 형성시에, OH 결합들 및 Si-N(또는 Si-Cl) 결합들이 파괴되고, 프리커서 내의 실리콘이 산소와 결합되며, 프리커서 내의 작용기(functional group)들이 따라서 IL(54), 게이트 스페이서들(138/238), 및 ILD(48)과 같은 기저층 내에서 산소에 부착된다. 결합들을 부착시키기 위한 개별적인 프로세스는 실릴화(silylation) 프로세스이다. 수소 및 CI(또는 N)가 결합되고 배출된다. 그러나, 돌출 핀들(124' 및 224') 상에는, OH 결합들이 존재하지 않고, 그러한 반응은 돌출 핀들(124' 및 224')이 또한 동일한 프리커서에 노출될지라도 돌출 핀들(124' 및 224') 상에서 일어나지 않는다. 따라서, 억제제막(52)은 게이트 스페이서들(138 및 238)의 최상면들 및 측벽들, 및 ILD(48)의 최상면들 상에 형성된다. 또한, 돌출 핀의 길이 방향으로 돌출 핀(124' 또는 224')을 따라 절단한 수직 평면으로부터 획득된 단면도를 예시하는 도 9b에 예시된 바와 같이, 억제제막(52)은 STI 영역들(22)의 최상면들 상에 형성된다. 억제제막(52)은 CESL(46)의 최상면들 상에 형성될 수 있거나 또는 형성되지 않을 수 있다. CESL(46) 상에 억제제막(52)이 형성되는지의 여부와 관계없이, CESL(46)의 최상면들 상의 (존재한다면) 억제제막(52)의 부분들이 후속 평탄화 프로세스에서 제거될 것이기 때문에, 결과적인 구조물은 영향받지 않을 것이다. 억제제막(52)은 약 0.3 nm 내지 약 2 nm 사이의 범위 내의 두께를 가질 수 있다.
억제제막(52)의 형성시에, 프리커서(가스 또는 용액) 내의 실리콘 원자들이 게이트 스페이서들(138/238), ILD(48), STI 영역들(32)(도 9b), 및 가능하다면 CESL(46) 내의 산소 원자들과의 결합들을 형성할 수 있다. 따라서 억제제막(52)이 성장된다. 다른 한편으로, 프리커서와 돌출 핀들(124' 및 224') 사이에 결합이 형성되지 않는다. 따라서, 억제제막(52)은 게이트 스페이서들(138/238), ILD(48), STI 영역들(22) 상에 선택적으로 형성되지만, 돌출 핀들(124' 및 224') 상에는 형성되지 않는다. 일부 실시예들에 따르면, 억제제막(52)이 돌출 핀들(124' 및 224') 상에 형성되지 않는 것을 보장하기 위해, 억제제막(52)이 성장되는 개시 시간에 돌출 핀들(124' 및 224')의 표면들 상에 산화물이 존재하지 않을 수 있다. 그렇지 않으면, 돌출 핀들(124' 및 224') 상에 억제제막(52)이 또한 성장될 수 있다. 따라서, 돌출 핀들(124' 및 224')이 세정되어 산화물을 제거한 후[또한, 돌출 핀들(124' 및 224')이 세정되어 산화물을 제거할 때를 포함] 그리고 억제제막(52)이 형성되기 전[또한, 억제제막(52)이 형성될 때를 포함]의 기간(period of time)에, 돌출 핀들(124' 및 224') 상에 산화물이 형성되는 것을 유발할 물질(substance)들에 웨이퍼(10)가 노출되지 않는다. 예를 들어, 웨이퍼(10)는 개방된 에어, 산소(O2), 오존(O3), 물 등에 노출되지 않는다. 프리커서의 조성에 따라, 억제제막(52)은 Si, C, H를 포함할 수 있고, Cl를 포함할 수 있거나 또는 포함하지 않을 수 있다. 또한, 억제제막(52)은 유기막일 수 있고, CH3, CH2, CF2, 또는 이들의 조합들의 작용기들을 포함할 수 있다. 억제제막(52)은 또한, (약 2 내지 20 탄소 원자들과 같은) 복수의 탄소 원자들이 연결되어 체인을 형성하는 탄소 체인 (및 CH3의 체인)을 포함할 수 있다. 질소(N) 및 염소(CI)는 프리커서로부터 파괴될 수 있고, 억제제막(52) 내에 포함되지 않을 수 있다. 따라서, N 및 CI이 억제제막(52) 내에 있다 해도, 억제제막(52) 내의 N 및 CI의 퍼센티지는 낮을 것이다.
도 8은 SiO2와 같은 실리콘 산화물을 포함하는 계면층(Interfacial Layer; IL)(54)의 형성을 예시한다. 개별적인 단계는 도 15에 도시된 프로세스 흐름에서 단계(314)로서 예시된다. 본 개시의 일부 실시예들에 따르면, IL(54)은 NH4OH와 H2O2 (및/또는 H2O)의 혼합물, HCl와 H2O2 (및/또는 H2O)의 혼합물, H2SO4와 H2O2의 혼합물 등으로 웨이퍼(10)를 처리함으로써 형성되는 화학적 산화물층이다. 화학적 처리를 통해, 화학 용액과 돌출 핀들(124' 및 224')의 표면 재료의 반응으로 인해 돌출 핀들(124' 및 224')의 표면들 상에 실리콘 산화물이 형성된다. IL(54)의 두께는 약 0.2 nm 내지 약 2 nm 사이의 범위 내에 있을 수 있다. 본 개시의 일부 실시예들에 따르면, 화학 용액을 사용하는 처리는 하이 k 게이트 유전체의 후속 형성과 함께 엑스 시츄(ex-situ)로 수행된다.
본 개시의 대안적인 실시예들에 따르면, IL(54)은 O2, O3, O2와 O3의 혼합물, 또는 O3와 수증기(H2O)의 혼합물과 같은 산소 함유 프로세스 가스로 웨이퍼(10)를 열적으로 처리함으로써 형성되는 열 산화물층이다. 처리를 통해, 돌출 핀들(124' 및 224')의 표면 재료의 산화로 인해 돌출 핀들(124' 및 224')의 표면들 상에 실리콘 산화물이 형성된다. 온도는 약 150°C보다 높거나, 약 200°C보다 높거나, 또는 약 300°C보다 높을 수 있다. 온도의 예시적인 범위는 약 150°C 내지 약 300°C 사이이다. 억제제막(52)의 조성에 따라, 억제제막(52)이 약 200°C 또는 300°C보다 높은 온도에서 손상될 수 있다는 점이 이해되어야 한다. 억제제막(52)의 손상을 피하기 위해, 억제제막(52)을 손상시키지 않고 억제제막(52)이 견딜 수 있는 온도에서 IL(54)의 열 산화물이 형성된다. 본 개시의 일부 실시예들에 따르면, IL(54)을 형성하기 위한 열 처리는 하이 k 게이트 유전체의 후속 형성과 함께 인시츄로 수행되고, 하이 k 게이트 유전체를 형성하기 위한 동일한 프로세스 챔버 내에서 수행될 수 있어서, 제조 비용이 감소된다. 본 개시의 다른 대안적인 실시예들에 따르면, IL(54)은 먼저 화학적 처리를 수행하고, 이어서 열 처리를 수행함으로써 형성되며, 화학적 처리 및 열 처리의 프리커서들은 이전의 문단들에서 논의된 프리커서들과 유사하다.
위에서 논의된 실시예들에서, 억제제막(52)은 IL(54)의 형성 전에 형성된다. 이 순서는 역으로 될 수 없다. 그렇지 않으면, 억제제막(52)이 IL(54) 상에 또한 형성될 것이며, 후속하여 형성되는 하이 k 유전체층이 IL(54) 상으로 연장되지 않을 것이다.
도 9a 및 도 9b는 하이 k 게이트 유전체(56)가 형성된 후의 웨이퍼(10)의 단면도를 예시한다. 개별적인 단계는 도 15에 도시된 프로세스 흐름에서 단계(316)로서 예시된다. 또한, 도 9b는 도 9a 내의 라인(9B1-9B1 또는 9B2-9B2)을 포함하는 수직 평면들 - 수직 평면들은 돌출 핀들(124' 및 224')의 길이 방향에 수직임 - 로부터 획득된다. 따라서, 도 9b는 돌출 핀(124')을 따라 절단한 단면도 및 돌출 핀(224')을 따라 절단한 단면도 둘 다를 나타낸다. 본 개시의 일부 실시예들에 따르면, 하이 k 게이트 유전체(56)는 HfO2, ZrO2, HfZrOx, HfSiOx, HfSiON, ZrSiOx, HfZrSiOx, Al2O3, HfAlOx, HfAlN, ZrAlOx, La2O3, TiO2, Yb2O3 등과 같은 하이 k 유전체 재료들을 포함한다. 하이 k 게이트 유전체(56)는 단일 층 또는 하나보다 많은 층을 포함하는 복합층일 수 있다. 일부 예시적인 실시예들에 따르면, HfCl4 및 O3를 포함하는 프로세스 가스를 사용하여 형성이 수행된다. 약 250°C 내지 약 350°C 사이의 범위 내의 온도에서 형성이 수행될 수 있다. 형성 방법은 원자층 증착(ALD)을 포함할 수 있다. 하이 k 게이트 유전체(56)의 두께는 약 0.5 nm 내지약 3 nm 사이의 범위 내에 있을 수 있다.
억제제막(52)의 존재로 인해, 하이 k 게이트 유전체(56)의 퇴적이 선택적이다. 예를 들어, 하이 k 게이트 유전체(56)는 IL(54) 상에 선택적으로 형성되며, 하이 k 게이트 유전체(56)의 성장을 막는 억제제막(52) 상에 형성되지 않는다. 따라서, 도 9a 및 도 9b에 도시된 바와 같이, 하이 k 게이트 유전체(56)는 [사이에 IL(54)을 갖는] 돌출 핀들(124' 및 224')의 최상면 및 측벽들(도 9b) 상에 성장되고, 게이트 스페이서들(138 및 238)의 측벽들 및 최상면들 상에 성장되지 않는다. 예를 들어, 점선(57)(도 9a)은, 하이 k 게이트 유전체(56)가 선택적으로 형성되기 보다는 블랭킷층이면, 하이 k 게이트 유전체(56)가 연장될 부분들을 개략적으로 예시한다. 본 개시의 일부 실시예들에 따르면, 하이 k 게이트 유전체(56)를 선택적으로 형성함으로써, 대체 게이트 전극들을 형성하기 위한 영역들(57)에 의해 마킹된 공간들이 제공된다. 또한, 도 9b에 도시된 바와 같이, 하이 k 게이트 유전체(56)는 또한 STI 영역(22) 위에 성장되지 않는다.
본 개시의 일부 실시예들에 따르면, 하이 k 게이트 유전체(56)가 형성된 후, 억제제막(52)이 제거되고, 결과적인 구조물이 도 10에 도시된다(또한 도 14 참조). 개별적인 단계는 도 15에 도시된 프로세스 흐름에서 단계(318)로서 예시된다. 본 개시의 일부 실시예들에 따르면, 억제제막(52)의 제거는, 억제제막(52)이 분해되는 온도로 웨이퍼(10)를 가열함으로써 수행된다. 예를 들어, 온도는 약 200°C보다 높거나 또는 약 300°C보다 높을 수 있다. 본 개시의 일부 실시예들에 따르면, 온도는 약 200°C 내지 약 600°C 사이의 범위 내에 있고, 약 250°C 내지 약 450°C 사이의 범위 내에 있을 수 있다. 가열 프로세스는 약 1 초 내지 약 60 분 사이의 기간 동안 지속될 수 있다. 본 개시의 대안적인 실시예들에 따르면, 억제제막(52)의 제거는, 억제제막(52)을 공격하고 하이 k 게이트 유전체(56), 게이트 스페이서들(138 및 238), CESL(46), 및 ILD(48)을 공격하지 않는 에천트를 사용하는 에칭 프로세스를 통해 수행된다. 에칭은 건식 에칭 또는 습식 에칭을 통해 수행될 수 있다. 예를 들어, 습식 에칭이 사용되는 본 개시의 일부 실시예들에 따르면, 에천트는 에칭 용액으로서 H3PO4, H2SO4, HCl 등을 포함한다. 건식 에칭이 사용되는 일부 실시예들에 따르면, HBr 등이 에칭 가스로서 사용될 수 있다.
재료, 제거 방법, 및 제거 프로세스에 따라, 몇몇 결과들이 일어날 수 있다. 예를 들어, 도 10은, 억제제막(52)의 바닥 부분들이 점유하도록 사용된 영역들인 영역들(58)을 예시한다. 억제제막(52)의 제거 후, 영역들(58)은 게이트 스페이서들(138/238), IL(54) 및/또는 하이 k 게이트 유전체(56)의 재료들에 의해 점유될 수 있다. 이는 억제제막(52)이 얇을 때 일어날 수 있으며, 억제제막(52)이 열 제거를 통해 제거되므로 잔여물이 남지 않는다. 영역들(58)을 둘러싸는 재료들의 확장 및 이동(migration)이, 제거된 억제제막(52)에 의해 남겨진 [영역들(58) 내의] 보이드(void)들이 충전되는 것을 유발한다.
영역들(58)은 또한 최종 FinFET들 내에 남아있는 보이드들을 형성할 수 있다. 예시적인 보이드들이 도 13b에 보이드들(78)로서 개략적으로 예시된다. 또한, 도 13c에 도시된 구조물은 또한, 보이드들이 후속 프로세스 단계들에서 형성되는 금속 게이트 전극들의 금속성 재료로 부분적으로 충전되는 점을 제외하고, 보이드들이 형성된 결과적인 구조물이다.
도 10을 다시 참조하면, 영역들(58)은 또한 억제제막(52)의 잔여 부분들 - 이 잔여 부분들은 제거 단계에서 제거되지 않음 - 을 포함할 수 있다. 예를 들어, 억제제막(52)을 제거하기 위해 에칭이 사용될 때, 에천트가 게이트 스페이서들(138/238) 및 대응하는 IL(54) 및 하이 k 게이트 유전체층(56) (사이의 갭들 내로 침투하지 못하거나 또는) 코너부들에 도달하지 못할 수 있고, 따라서 억제제막(52)의 일부 바닥 부분들이 남는다. 남아있는 억제제막(52)의 최상면들은 하이 k 게이트 유전체층(56)의 최상면들보다 높은 곳에 있거나, 하이 k 게이트 유전체층(56)의 최상면들과 동일한 높이에 있거나, 또는 하이 k 게이트 유전체층(56)의 최상면들보다 낮은 곳에 있을 수 있다.
본 개시의 대안적인 실시예들에 따르면, 억제제막(52)이 제거되지 않고, 최종 FinFET들 내에 남는다. 결과적인 구조물이 도 13a에 도시되며, 점선들은 제거되지 않은 억제제막(52)을 나타낸다.
도 11을 또한 참조하면, 스택층들(60 및 62)이 개구부들(150 및 250) 내로 연장되는 블랭킷층들로서 퇴적된다(도 10). 개별적인 단계는 도 15에 도시된 프로세스 흐름에서 단계(320)로서 예시된다. 스택층들(60 및 62) 각각은 복수의 서브층들을 포함할 수 있다. 스택층들(60 및 62) 내의 서브층들이 별도로 도시되지 않는 한편, 서브층들은 서로 구별가능할 수 있다. 퇴적은, 스택층들(60 및 62) (및 서브층들 각각)의 수직 부분들의 두께들과 수평 부분들의 두께들이 실질적으로 서로 동일하도록, ALD 또는 CVD와 같은 컨포멀 퇴적 방법들을 사용하여 수행될 수 있다. 스택층들(60 및 62)은 ILD(48) 위에 일부 부분들을 포함한다.
스택층들(60 및 62) 각각은 확산 배리어(diffusion barrier)층, 및 확산 배리어층 위의 하나의 (또는 하나 이상의) 일함수(work-function)층을 포함할 수 있다. 확산 배리어층은, 실리콘으로 도핑될 수 있는 (또는 도핑되지 않을 수 있는) TiN(titanium nitride)로 형성될 수 있다. 일함수층은 개별적인 게이트의 일함수를 결정하고, 적어도 하나의 층, 또는 상이한 재료들로 형성되는 복수의 층들을 포함한다. 일함수층의 재료는 개별적인 FinFET이 n형 FinFET인지 또는 p형 FinFET인지의 여부에 따라 선택된다. 예를 들어, 디바이스 영역(100) 내에 형성된 p형 FinFET에 대해, 스택층(60) 내의 일함수층은 Ti, Al, TiAl, TiAlN, Ta, TaN, TiAlC, TaAlCSi, TaAlC, TiSiN 등을 포함할 수 있다. 층(60) 내의 예시적인 스택 일함수층은 TaN층, TaN층 위의 TiN층, 및 TiN층 위의 TiAl층을 포함한다. 디바이스 영역(200) 내에 형성된 n형 FinFET에 대해, 스택층(62) 내의 일함수층은 TiN, TaN, TiAl, W, Ta, Ni, Pt 등을 포함할 수 있다. 층(62) 내의 예시적인 스택 일함수층은 TaN층, 및 TaN층 위의 TiAl층을 포함한다. 일함수층(들)의 퇴적 후, 다른 TiN층일 수 있는 배리어층 - 이 층은 예시적인 실시예에서 스택층(62) 내에 포함됨 - 이 형성된다.
도 11에 도시된 바와 같은 예시적인 실시예에서, 스택층들의 형성 프로세스는, 스택층들(62)이 스택층들(60)과 오버랩되는 부분들을 갖도록, p형 트랜지스터들용 일함수 금속들을 포함하는 스택층들(60)을 블랭킷 퇴적하고, 스택층들(60)을 패터닝하여 디바이스 영역(200) 내의 부분들을 제거하고, 이어서 스택층들(62)을 블랭킷 퇴적하는 것을 포함한다. 디바이스 영역(100) 내의 트랜지스터의 일함수는 주로 스택층들(60)에 의해 결정되고, 디바이스 영역(200) 내의 트랜지스터의 일함수는 주로 스택층들(62)에 의해 결정된다.
다음으로, 도 11에 또한 도시된 바와 같이, 텅스텐, 코발트, 구리 등으로 형성될 수 있는 금속성 재료(64)가 퇴적된다. 개별적인 단계는 또한, 도 15에 도시된 프로세스 흐름에서 단계(320)로서 예시된다. 금속성 재료(64)는 남아있는 개구부들(150 및 250)을 완전히 충전한다(도 10). 도 12에 도시된 바와 같은 후속 단계에서, CMP 또는 기계적 그라인딩과 같은 평탄화 단계가 수행되어 ILD(48) 위의 층들(60, 62, 및 64)의 부분들이 제거된다. 결과적으로, 층들(60, 62, 및 64)의 남아있는 부분들을 포함하는 대체 금속 게이트 전극들(166 및 266)이 형성된다. 개별적인 단계는 도 15에 도시된 프로세스 흐름에서 단계(322)로서 예시된다. 대체 금속 게이트 전극들(166 및 266)은 그 아래에 있는 IL(54) 및 하이 k 게이트 유전체(56)와 조합하여 각각 대체 게이트 스택들(168 및 268)로 지칭된다.
도 12에 도시된 바와 같이, 하이 k 게이트 유전체층들(56)은 게이트 스페이서들(138 및 238)의 측벽들 상의 부분들을 갖지 않는다. 이는 종래의 대체 게이트들에서의 하이 k 게이트 유전체층들과 상이하다. 결과적으로, 대체 게이트 전극들(166 및 266)은 게이트 스페이서들(138 및 238)의 측벽 표면들과 접촉한다.
도 13a는 소스/드레인 규화물 영역(70) 및 소스/드레인 접촉 플러그들(72)의 형성을 예시한다. 개별적인 단계는 도 15에 도시된 프로세스 흐름에서 단계(324)로서 예시된다. 본 개시의 일부 실시예들에 따르면, ILD(48) 및 CESL(46)이 에칭되어 접촉 개구부들을 형성한다. 규화물 영역들은 도 4b에 도시된 바와 같은 이전의 단계들로 형성될 수 있고, 규화물 영역들(144 및 244)로서 도시된다. 대안적으로, 규화물 영역들은 대체 게이트들의 형성 후 형성된다. 예를 들어, 접촉 개구부들의 형성 후, 금속층(미도시)이 블랭킷층으로서 퇴적되고 접촉 개구부들 내로 연장되며, 금속층의 최상 부분 상의 질화(nitridation) 프로세스가 이어져 금속 질화물층을 형성한다. 금속층은 Ti, Co, Ni, NiCo, Pt, Ni(Pt), Ir, Pt(Ir), Er, Yb, Pd, Rh, Nb, 또는 이들의 합금들로 형성될 수 있다. 금속층의 바닥 부분은 질화되지 않는다. 다음으로, [급속 열 어닐링(rapid thermal anneal)일 수 있는] 어닐링이 수행되어 금속층들을 소스/드레인 영역들(142 및 242)의 최상 부분들과 반응시켜 규화물 영역들(70)을 형성한다. ILD(48)의 측벽들 상의 금속층의 부분들은 반응하지 않는다. 다음으로, 이전에 형성된 금속 질화물층이 도전성 배리어로 남거나, 또는 이전에 형성된 금속 질화물층이 제거되며, (티타늄 질화물과 같은) 새로운 금속 질화물층의 퇴적이 이어진다. 남아있는 접촉 개구부들이 이어서 텅스텐, 코발트, 구리 등과 같은 금속으로 충전되고 평탄화가 이어져 과잉 재료들을 제거하여 소스/드레인 접촉 플러그들(72)을 초래한다. 따라서 p형 FinFET(176) 및 n형 FinFET(276)이 형성된다.
본 개시의 일부 실시예들에 따르면, 억제제막(52)이 제거되지 않고, 따라서 점선들로 예시된 바와 같이 p형 FinFET(176) 및 n형 FinFET(276) 내에 남아있다. 억제제막(52)은 제거되지 않으면, 스페이서들(138/238)과 대응하는 게이트 전극들(166 및 266) 사이에 있고 이들과 접촉한다.
도 13b는 본 개시의 일부 실시예들에 따라 형성된 p형 FinFET(176) 및 n형 FinFET(276)을 예시한다. 영역들(58)(도 10) 내에 형성된 보이드들이 게이트 전극들(166 및 266)에 의해 충전되지 않았다. 따라서, 도 13b에 도시된 바와 같은 보이드들(78)이 p형 FinFET(176) 및/또는 n형 FinFET(276) 내에 남아있다. 보이드들(78)이 돌출 핀들(124' 및 224')의 최상부 상에 있는 것을 도 13b가 예시하지만, 보이드들(78)이 또한 돌출 핀들(124' 및 224')의 윤곽(contour)을 따를 수 있으며, 돌출 핀들(124' 및 224')의 측벽들 상으로 연장될 수 있다는 점이 이해되어야 한다.
도 13c는 본 개시의 일부 실시예들에 따라 형성된 p형 FinFET(176) 및 n형 FinFET(276)을 예시한다. 억제제막(52)이 완전히 제거되지 않았으며, 잔여 부분들이 남아있다. 억제제막(52)은 따라서 p형 FinFET(176) 및/또는 n형 FinFET(276) 내에 남아있는 잔여 부분들을 갖는다. 억제제막(52)의 잔여 부분들이 돌출 핀들(124' 및 224')의 최상부 상에 있는 것을 도 13c가 예시하지만, 잔여 부분들이 또한 돌출 핀들(124' 및 224')의 윤곽을 따를 수 있으며, 돌출 핀들(124' 및 224')의 측벽들 상으로 연장될 수 있다는 점이 이해되어야 한다.
도 13d는 본 개시의 일부 실시예들에 따라 형성된 p형 FinFET(176) 및 n형 FinFET(276)을 예시한다. 이 실시예들에 따르면, 층들(60 및/또는 62)은 하이 k 게이트 유전체(56)의 최상면들보다 낮게 연장되고, 게이트 스페이서들(138/238)과 층들(54 및 56) 사이의 갭들을 부분적으로 충전한다. 영역들(80)은 보이드들(에어 갭들 또는 진공)일 수 있거나, 또는 억제제막(52)의 잔여 부분들일 수 있다. 부분적으로 충전된 영역들(80)이 또한 돌출 핀들(124' 및 224')의 윤곽을 따를 수 있으며, 돌출 핀들(124' 및 224')의 측벽들 상으로 연장될 수 있다는 점이 이해되어야 한다.
또한, 도 13a, 도 13b, 도 13c, 및 도 13d에 도시된 구조물들은 동일한 칩 및 동일한 웨이퍼 상에 임의의 조합으로 존재할 수 있다. 예를 들어, 일부 트랜지스터들은 도 13a에 도시된 바와 같이 게이트 스페이서들(138 및/또는 238)과 접촉하는 층들(54 및 56)을 가질 수 있는 한편, 동일한 칩 상의 일부 다른 트랜지스터들은 도 13b 내의 보이드들(78), 도 13c 내의 잔여 억제제막(52)을 가질 수 있거나, 또는 도 13d 내의 구조물을 가질 수 있다.
도 14는 FinFET들(176 및 276)의 단면도를 예시한다. 이 단면도는 디바이스 영역(100) 내의 라인(14-14)(예를 들어, 도 13a 참조)을 포함하는 평면으로부터 획득될 수 있거나, 또는 디바이스 영역(200) 내의 라인(14-14)을 포함하는 평면으로부터 획득될 수 있다. 도 14 내의 영역들(82)은 보이드들(에어 갭들 또는 진공), 억제제막 잔여물일 수 있거나, 또는 스택층들(60/62)로 부분적으로 충전될 수 있다. 예를 들어, 영역들(82)은 부분들(82A 및 82B)을 포함할 수 있고, 여기서 영역들(82A)은 보이드들일 수 있으며, 영역들(82B)은 내부에 억제제막(52)의 불완전한 제거로 인한 억제제막(52)의 잔여물들을 포함할 수 있다.
본 개시의 실시예들은 일부 바람직한 특징들을 갖는다. 억제제막을 선택적으로 형성함으로써, 하이 k 게이트 유전체들이 돌출 핀들 상에 선택적으로 형성되고, 게이트 스페이서들의 측벽들 상의 측벽 부분들을 포함하지 않는다. 하이 k 게이트 유전체들의 측벽 부분들은, 형성된다면, 하이 k 게이트 유전체들의 높은 k 값으로 인해 이웃하는 게이트들 간의 그리고 이웃하는 핀들 간의 기생 용량(parasitic capacitance)에 있어서 부정적인 증가를 유발할 것이다. 따라서, 하이 k 게이트 유전체들을 선택적으로 형성하는 것은 기생 용량의 바람직한 감소를 초래한다. 또한, 하이 k 게이트 유전체들의 측벽 부분들을 형성하지 않음으로써, 그렇지 않으면 하이 k 게이트 유전체들의 측벽 부분들에 의해 점유될 공간들이 이제 대체 게이트 전극들의 형성을 위해 제공된다. 이는, 게이트 전극들의 사이즈들의 감소에 따라, 대체 게이트 전극들을 형성하기 위한 다중층들의 갭충전(gap-filling)이 점점 더 어려워지고 있기 때문에, 바람직하다.
본 개시의 일부 실시예들에 따르면, 방법은, 더미 게이트 스택을 제거하여 게이트 스페이서들 간에 개구부를 형성하는, 더미 게이트 스택을 제거하는 단계; 게이트 스페이서들의 측벽들 상에 선택적으로 억제제막을 형성하는 단계로서, 게이트 스페이서들의 측벽들은 개구부를 향하는 것인, 억제제막을 형성하는 단계; 반도체 영역의 표면 위에 선택적으로 유전체층을 형성하는 단계를 포함한다. 억제제막은 억제제막 상의 유전체층의 성장을 억제한다. 방법은, 억제제막을 제거하는 단계, 및 개구부의 남아있는 부분 내에 대체 게이트 전극을 형성하는 단계를 더 포함한다. 실시예에서, 방법은, 반도체 영역의 노출된 표면들 상에 유전체 계면층을 형성하는 단계로서, 유전체층은 유전체 계면층 위에 있고 유전체 계면층과 접촉하는 것인, 유전체 계면층을 형성하는 단계를 더 포함한다. 실시예에서, 유전체 계면층은 억제제막이 형성된 후 형성된다. 실시예에서, 억제제막을 제거하는 단계는 열 처리를 포함한다. 실시예에서, 억제제막은 Si-Cl 기반 프리커서를 사용하여 형성된다. 실시예에서, 억제제막은 Si-N 기반 프리커서를 사용하여 형성된다. 실시예에서, 억제제막을 형성하는 단계는, 게이트 스페이서들 및 반도체 영역을 포함하는 개별적인 웨이퍼를 프로세스 가스로 열적으로 처리하는 단계를 포함한다. 실시예에서, 억제제막이 제거된 후 유전체층과 게이트 스페이서들의 가장 가까이 있는 에지 사이에 갭이 형성되고, 대체 게이트 전극이 형성된 후 갭이 남아있다. 실시예에서, 억제제막이 제거된 후 억제제막의 잔여 부분이 남아있고, 대체 게이트 전극이 형성된 후 잔여 부분이 대체 게이트 전극 아래에 있다.
본 개시의 일부 실시예들에 따르면, 방법은, 더미 게이트 스택을 제거하여 게이트 스페이서들 간에 개구부를 형성하는 단계로서, 개구부에 반도체 영역의 표면이 노출되는 것인, 더미 게이트 스택을 제거하는 단계; 반도체 영역의 표면과 접촉하는 유전체 계면층을 형성하는 단계; 퇴적 프로세스에서, 선택적으로, 유전체 계면층 위에 있고 유전체 계면층과 접촉하는 하이 k 유전체층을 퇴적하는 단계로서, 퇴적된 하이 k 유전체층은 게이트 스페이서들의 측벽들 상의 부분들에는 없는 것인, 하이 k 유전체층을 퇴적하는 단계; 및 개구부의 남아있는 부분 내에 대체 게이트 전극을 형성하는 단계를 포함한다. 실시예에서, 방법은, 게이트 스페이서들의 측벽들과 접촉하는 억제제막을 형성하는 단계로서, 하이 k 유전체층을 형성하는 동안 억제제막이 억제제막 상의 하이 k 유전체층의 성장을 억제하는 것인, 억제제막을 형성하는 단계를 더 포함한다. 실시예에서, 방법은, 대체 게이트 전극이 형성되기 전에 억제제막을 제거하는 단계를 더 포함한다. 실시예에서, 대체 게이트 전극은 억제제막의 측벽들과 접촉하도록 형성된다. 실시예에서, 대체 게이트 전극을 형성하는 단계는 일함수 금속층을 퇴적하는 단계를 포함하고, 일함수 금속층이 퇴적될 때 하이 k 유전체층 전체가 게이트 스페이서들의 최상면들보다 낮다.
본 개시의 일부 실시예들에 따르면, 디바이스는, 반도체 영역; 반도체 영역 위의 게이트 스페이서; 및 반도체 영역 위의 게이트 스택을 포함한다. 게이트 스택은, 반도체 영역 위의 유전체 계면층; 유전체 계면층과 오버랩되는 수평 부분을 포함하는 하이 k 게이트 유전체로서, 하이 k 게이트 유전체는 게이트 스페이서의 측벽들 상의 부분들에 없고, 하이 k 게이트 유전체의 수평 부분은 게이트 스페이서로부터 이격되는 것인, 하이 k 게이트 유전체; 및 하이 k 게이트 유전체 위의 도전성 게이트 전극으로서, 도전성 게이트 전극은 게이트 스페이서와 접촉하는 것인, 도전성 게이트 전극을 포함한다. 도전성 게이트 전극은 바닥 부분, 바닥 부분의 양 단부들에 연결되는 측벽 부분들을 포함하는 서브층을 가지며, 측벽 부분들은 바닥 부분들보다 높다. 실시예에서, 하이 k 게이트 유전체는 게이트 스페이서로부터 에어 갭만큼 이격된다. 실시예에서, 에어 갭은, 유전체 계면층과 게이트 스페이서 사이에서 그리고 유전체 계면층과 게이트 스페이서와 동일한 레벨로 연장되는 부분을 포함한다. 실시예에서, 하이 k 게이트 유전체는 게이트 스페이서로부터 억제제막만큼 이격되고, 억제제막은 게이트 스페이서, 유전체 계면층, 및 하이 k 게이트 유전체의 재료들과는 상이한 재료로 형성된다. 실시예에서, 억제제막은 게이트 스페이서의 측벽들과 접촉하는 제 1 에지, 하이 k 게이트 유전체의 에지와 접촉하는 제 2 에지를 갖고, 제 1 에지 및 제 2 에지는 억제제막의 양 에지들이다. 실시예에서, 억제제막은 실리콘 및, CH3, CH2 및 CF2로 이루어지는 그룹으로부터 선택되는 작용기를 포함한다.
상술한 것은 당업자가 본 개시의 양태들을 더 잘 이해할 수 있도록 일부 실시예들의 특징들의 개요를 서술한 것이다. 당업자는, 본원에 소개되는 실시예와 동일한 목적을 실행하거나 및/또는 동일한 장점을 달성하도록, 다른 프로세스 및 구조를 설계하거나 또는 변경하기 위한 기반으로서, 그들이 본 개시를 쉽게 사용할 수 있다는 것을 인식해야 한다. 당업자는, 그러한 균등한 구성이 본 개시의 사상 및 범위로부터 벗어나지 않는다는 점과, 본 개시의 사상 및 범위로부터 벗어나지 않고 본원의 다양한 변경, 대체, 및 개조를 행할 수 있다는 점을 또한 자각해야 한다.
실시예들
실시예 1. 방법에 있어서,
더미 게이트 스택을 제거하여 게이트 스페이서들 간에 개구부를 형성하는, 상기 더미 게이트 스택을 제거하는 단계;
상기 게이트 스페이서들의 측벽들 상에 선택적으로 억제제막(inhibitor film)을 형성하는 단계로서, 상기 게이트 스페이서들의 측벽들은 상기 개구부를 향하는 것인, 상기 억제제막을 형성하는 단계;
반도체 영역의 표면 위에 선택적으로 유전체층을 형성하는 단계로서, 상기 억제제막은 상기 억제제막 상의 상기 유전체층의 성장을 억제하는 것인, 상기 유전체층을 형성하는 단계;
상기 억제제막을 제거하는 단계; 및
상기 개구부의 남아있는 부분 내에 대체 게이트 전극을 형성하는 단계
를 포함하는, 방법.
실시예 2. 실시예 1에 있어서,
상기 반도체 영역의 노출된 표면들 상에 유전체 계면층을 형성하는 단계로서, 상기 유전체층은 상기 유전체 계면층 위에 있고 상기 유전체 계면층과 접촉하는 것인, 상기 유전체 계면층을 형성하는 단계를 더 포함하는, 방법.
실시예 3. 실시예 2에 있어서, 상기 유전체 계면층은 상기 억제제막이 형성된 후 형성되는 것인, 방법.
*
실시예 4. 실시예 1에 있어서, 상기 억제제막을 제거하는 단계는 열 처리를 포함하는 것인, 방법.
실시예 5. 실시예 1에 있어서, 상기 억제제막은 Si-Cl 기반 프리커서를 사용하여 형성되는 것인, 방법.
실시예 6. 실시예 1에 있어서, 상기 억제제막은 Si-N 기반 프리커서를 사용하여 형성되는 것인, 방법.
실시예 7. 실시예 1에 있어서, 상기 억제제막을 형성하는 단계는, 상기 게이트 스페이서들 및 상기 반도체 영역을 포함하는 개별적인 웨이퍼를 프로세스 가스로 50°C 내지 200°C 사이의 온도에서 열적으로 처리하는 단계를 포함하는 것인, 방법.
*실시예 8. 실시예 1에 있어서, 상기 억제제막이 제거된 후 상기 유전체층과 상기 게이트 스페이서들의 가장 가까이 있는 에지 사이에 갭이 형성되고, 상기 대체 게이트 전극이 형성된 후 상기 갭이 남아있는 것인, 방법.
실시예 9. 실시예 1에 있어서, 상기 억제제막이 제거된 후 상기 억제제막의 잔여 부분이 남아있고, 상기 대체 게이트 전극이 형성된 후 상기 잔여 부분이 상기 대체 게이트 전극 아래에 있는 것인, 방법.
실시예 10. 방법에 있어서,
더미 게이트 스택을 제거하여 게이트 스페이서들 간에 개구부를 형성하는 단계로서, 상기 개구부에 반도체 영역의 표면이 노출되는 것인, 상기 더미 게이트 스택을 제거하는 단계;
상기 반도체 영역의 표면과 접촉하는 유전체 계면층을 형성하는 단계;
퇴적 프로세스에서, 선택적으로, 상기 유전체 계면층 위에 있고 상기 유전체 계면층과 접촉하는 하이 k(high-k) 유전체층을 퇴적하는 단계로서, 퇴적된 상기 하이 k 유전체층은 상기 게이트 스페이서들의 측벽들 상의 부분들에는 없는 것인, 상기 하이 k 유전체층을 퇴적하는 단계; 및
상기 개구부의 남아있는 부분 내에 대체 게이트 전극을 형성하는 단계
를 포함하는, 방법.
실시예 11. 실시예 10에 있어서,
상기 게이트 스페이서들의 측벽들과 접촉하는 억제제막을 형성하는 단계로서, 상기 하이 k 유전체층을 형성하는 동안 상기 억제제막이 상기 억제제막 상의 상기 하이 k 유전체층의 성장을 억제하는 것인, 상기 억제제막을 형성하는 단계를 더 포함하는, 방법.
실시예 12. 실시예 11에 있어서, 상기 대체 게이트 전극이 형성되기 전에 상기 억제제막을 제거하는 단계를 더 포함하는, 방법.
실시예 13. 실시예 11에 있어서, 상기 대체 게이트 전극은 상기 억제제막의 측벽들과 접촉하도록 형성되는 것인, 방법.
실시예 14. 실시예 10에 있어서, 상기 대체 게이트 전극을 형성하는 단계는 일함수(work function) 금속층을 퇴적하는 단계를 포함하고, 상기 일함수 금속층이 퇴적될 때 상기 하이 k 유전체층 전체가 상기 게이트 스페이서들의 최상면들보다 낮은 것인, 방법.
실시예 15. 디바이스에 있어서,
반도체 영역;
상기 반도체 영역 위의 게이트 스페이서; 및
상기 반도체 영역 위의 게이트 스택
을 포함하고, 상기 게이트 스택은,
상기 반도체 영역 위의 유전체 계면층;
상기 유전체 계면층과 오버랩되는 수평 부분을 포함하는 하이 k 게이트 유전체로서, 상기 하이 k 게이트 유전체는 상기 게이트 스페이서의 측벽들 상의 부분들에 없고, 상기 하이 k 게이트 유전체의 수평 부분은 상기 게이트 스페이서로부터 이격되는 것인, 상기 하이 k 게이트 유전체; 및
상기 하이 k 게이트 유전체 위의 도전성 게이트 전극으로서, 상기 도전성 게이트 전극은 상기 게이트 스페이서와 접촉하고, 상기 도전성 게이트 전극은 바닥 부분, 상기 바닥 부분의 양 단부들에 연결되는 측벽 부분들을 포함하는 서브층(sub-layer)을 포함하며, 상기 측벽 부분들은 상기 바닥 부분들보다 높은 것인, 상기 도전성 게이트 전극
을 포함하는 것인, 디바이스.
실시예 16. 실시예 15에 있어서, 상기 하이 k 게이트 유전체는 상기 게이트 스페이서로부터 에어 갭만큼 이격되는 것인, 디바이스.
실시예 17. 실시예 16에 있어서, 상기 에어 갭은, 상기 유전체 계면층과 상기 게이트 스페이서 사이에서 그리고 상기 유전체 계면층과 상기 게이트 스페이서와 동일한 레벨로 연장되는 부분을 포함하는 것인, 디바이스.
실시예 18. 실시예 15에 있어서, 상기 하이 k 게이트 유전체는 상기 게이트 스페이서로부터 억제제막만큼 이격되고, 상기 억제제막은 상기 게이트 스페이서, 상기 유전체 계면층, 및 상기 하이 k 게이트 유전체의 재료들과는 상이한 재료로 형성되는 것인, 디바이스.
실시예 19. 실시예 18에 있어서, 상기 억제제막은 상기 게이트 스페이서의 측벽들과 접촉하는 제 1 에지, 상기 하이 k 게이트 유전체의 에지와 접촉하는 제 2 에지를 갖고, 상기 제 1 에지 및 상기 제 2 에지는 상기 억제제막의 양 에지들인 것인, 디바이스.
실시예 20. 실시예 18에 있어서, 상기 억제제막은 실리콘 및, CH3, CH2 및 CF2로 이루어지는 그룹으로부터 선택되는 작용기(functional group)를 포함하는 것인, 디바이스.

Claims (10)

  1. 디바이스에 있어서,
    반도체 영역;
    상기 반도체 영역 위의 게이트 스페이서; 및
    상기 반도체 영역 위의 게이트 스택을 포함하고, 상기 게이트 스택은,
    상기 반도체 영역 위의 유전체 계면층;
    상기 유전체 계면층과 오버랩하는 수평 부분을 포함하는 하이-k(high-k) 게이트 유전체 - 상기 하이-k 게이트 유전체는 상기 게이트 스페이서의 측벽들 상의 부분들에는 없고, 상기 하이-k 게이트 유전체의 수평 부분은 상기 게이트 스페이서로부터 이격됨 - ; 및
    상기 하이-k 게이트 유전체 위의 도전성 게이트 전극을 포함하고, 상기 도전성 게이트 전극은 상기 게이트 스페이서와 접촉하고, 상기 도전성 게이트 전극은 바닥 부분을 포함하는 서브층과, 상기 바닥 부분의 반대 측 단부들에 연결되는 측벽 부분들을 포함하고, 상기 측벽 부분들은 상기 바닥 부분보다 더 높고, 상기 바닥 부분은 상기 게이트 스페이서의 측벽들과 접촉하고,
    상기 하이-k 게이트 유전체의 수평 부분은 상기 서브층의 바닥 부분보다 작은 폭을 갖는 것인, 디바이스.
  2. 제 1 항에 있어서, 상기 하이-k 게이트 유전체는 에어 갭(air-gap)에 의해 상기 게이트 스페이서로부터 이격되는 것인, 디바이스.
  3. 제 2 항에 있어서, 상기 에어 갭은 상기 유전체 계면층 및 상기 게이트 스페이서 사이에서 연장하고 이들과 동일 높이에 있는 부분을 포함하는 것인, 디바이스.
  4. 제 1 항에 있어서, 상기 하이-k 게이트 유전체는 억제제막에 의해 상기 게이트 스페이서로부터 이격되고, 상기 억제제막은 상기 게이트 스페이서, 상기 유전체 계면층 및 상기 하이-k 게이트 유전체와 상이한 재료로 형성되는 것인, 디바이스.
  5. 제 4 항에 있어서, 상기 억제제막은 상기 게이트 스페이서의 측벽과 접촉하는 제1 에지 및 상기 하이-k 게이트 유전체의 에지와 접촉하는 제2 에지를 포함하고, 상기 제1 에지와 상기 제2 에지는 상기 억제제막의 반대 측 에지들인 것인, 디바이스.
  6. 제 4 항에 있어서, 상기 억제제막은, CH3, CH2 및 CF2로 이루어지는 그룹으로부터 선택되는 작용기와 실리콘을 포함하는 것인, 디바이스.
  7. 제 4 항에 있어서, 상기 억제제막은 상기 하이-k 게이트 유전체의 상부면보다 낮은 상부면을 갖는 것인, 디바이스.
  8. 제 4 항에 있어서, 상기 억제제막은 염소를 포함하는 것인, 디바이스.
  9. 디바이스에 있어서,
    반도체 핀;
    상기 반도체 핀 상의 제1 게이트 스페이서 및 제2 게이트 스페이서;
    상기 제1 게이트 스페이서 및 상기 제2 게이트 스페이서 사이의 하이-k 게이트 유전체 - 상기 디바이스의 횡단면도에서, 상기 하이-k 게이트 유전체는 평면형(planar)이고, 상기 반도체 핀의 상부면 위에 있고, 상기 하이-k 게이트 유전체는 상기 제1 및 제2 게이트 스페이서들로부터 이격됨 - ; 및
    상기 하이-k 게이트 유전체 위에 놓이는 금속 게이트 전극을 포함하고, 상기 횡단면도에서, 상기 금속 게이트 전극은 U-형태를 갖는 일함수층을 포함하고, 상기 일함수층의 바닥 부분은 상기 제1 및 제2 게이트 스페이서들의 측벽들과 접촉하고,
    상기 하이-k 게이트 유전체는 상기 일함수층의 바닥 부분보다 작은 폭을 갖는 것인, 디바이스.
  10. 디바이스에 있어서,
    반도체 기판;
    상기 반도체 기판 내로 연장하는 격리 영역들;
    상기 격리 영역들의 대향 부분들 사이의 반도체 핀 - 상기 반도체 핀은 상기 격리 영역들보다 더 높게 돌출함 - ;
    상기 반도체 핀 상의 게이트 스페이서;
    상기 반도체 핀의 상부면과 측벽들 상에서 연장하는 실리콘 산화물층;
    상기 실리콘 산화물층과 접촉하는 하이-k 게이트 유전체 - 상기 실리콘 산화물층 및 상기 하이-k 게이트 유전체 중 적어도 하나는 상기 게이트 스페이서로부터 이격됨 - ; 및
    상기 하이-k 게이트 유전체 위의 도전성 층들을 포함하고, 상기 도전성 층들의 바닥 부분은 상기 게이트 스페이서의 측벽들과 접촉하고,
    상기 실리콘 산화물층 및 상기 하이-k 게이트 유전체 중 적어도 하나는 상기 도전성 층들의 바닥 부분보다 작은 폭을 갖는 것인, 디바이스.
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