KR100472745B1 - 게이트 전극 형성 방법, 게이트 전극을 포함하는 반도체장치의 형성 방법 및 기판의 산화 방법. - Google Patents

게이트 전극 형성 방법, 게이트 전극을 포함하는 반도체장치의 형성 방법 및 기판의 산화 방법. Download PDF

Info

Publication number
KR100472745B1
KR100472745B1 KR10-2002-0066804A KR20020066804A KR100472745B1 KR 100472745 B1 KR100472745 B1 KR 100472745B1 KR 20020066804 A KR20020066804 A KR 20020066804A KR 100472745 B1 KR100472745 B1 KR 100472745B1
Authority
KR
South Korea
Prior art keywords
substrate
oxide film
forming
furnace
pattern
Prior art date
Application number
KR10-2002-0066804A
Other languages
English (en)
Other versions
KR20040037957A (ko
Inventor
한재종
형용우
신승목
이공수
윤은정
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR10-2002-0066804A priority Critical patent/KR100472745B1/ko
Priority to US10/672,884 priority patent/US6881637B2/en
Publication of KR20040037957A publication Critical patent/KR20040037957A/ko
Application granted granted Critical
Publication of KR100472745B1 publication Critical patent/KR100472745B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28247—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon passivation or protection of the electrode, e.g. using re-oxidation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76832—Multiple layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76834—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers formation of thin insulating films on the sidewalls or on top of conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76837—Filling up the space between adjacent conductive structures; Gap-filling properties of dielectrics

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

양호한 측벽 프로파일을 갖는 게이트 전극을 형성하는 방법이 개시되어 있다. 반도체 기판 상에 게이트 산화막 패턴, 폴리실리콘막 패턴 및 금속 실리사이드 패턴이 적층된 게이트 구조물을 형성한다. 상기 게이트 구조물이 형성되어 있는 기판을 산소 및 불활성 가스가 희석된 분위기에서 재산화하여, 상기 폴리실리콘막 패턴 및 금속 실리사이드 패턴의 측면으로부터 막의 성장률이 유사하도록 상기 게이트 구조물 및 기판 상에 제1 산화막을 형성하여 게이트 전극을 완성한다. 게이트 전극의 측벽 프로파일이 양호해짐에 따라 반도체 제조 공정 시의 불량을 최소화할 수 있다.

Description

게이트 전극 형성 방법, 게이트 전극을 포함하는 반도체 장치의 형성 방법 및 기판의 산화 방법.{Method for forming a gate electrode and forming a semiconductor device having the gate electrode and method for oxidation of substrate}
본 발명은 게이트 전극 형성 방법, 게이트 전극을 포함하는 반도체 장치의 형성 방법 및 기판의 산화 방법에 관한 것으로서, 보다 상세하게는 양호한 측벽 프로파일을 갖는 게이트 전극을 형성하는 방법 및 상기 게이트 전극을 포함하는 반도체 장치의 형성 방법에 관한 것이다.
반도체 메모리 장치는 DRAM(dynamic random access memory) 및 SRAM(static random access memory)과 같이 시간이 지남에 따라 데이터를 잃어버리는 휘발성(volatile)이면서 데이터의 입·출력이 빠른 RAM 제품과, 한번 데이터를 입력하면 그 상태를 유지할 수 있지만 데이터의 입·출력이 느린 ROM(read only memory) 제품으로 크게 구분할 수 있다.
상기 반도체 메모리 장치는 하나의 반도체 기판 상에 다수의 칩들을 양산할 수 있도록 집적도가 향상되고 있고, 이를 위해 상기 메모리 장치에 내장되어 있는 각 패턴들의 선폭 및 패턴들 간의 간격은 최소화되고 있다. 따라서, 상기 반도체 메모리 장치의 각 셀에 하나 이상 포함되어 있는 트랜지스터에서 게이트 전극의 선폭 및 게이트 전극들 간의 간격도 더욱 미세해지고 있다. 때문에, 반도체 장치에서 요구하는 수준의 트랜지스터 특성을 확보하는 것은 더욱 어려워지고 있다. 또한, 반도체 장치를 형성하기 위한 일련의 공정을 수행하는 중에 발생하는 공정 불량은 더욱 증가하고 있다.
도 1a 내지 도 1b는 종래의 반도체 장치에서 셀 트랜지스터의 게이트 전극 형성 방법을 설명하기 위한 단면도들이다.
도 1a를 참조하면, 반도체 기판(10)상에 게이트 산화막 패턴(12), 폴리실리콘막 패턴(14), 텅스텐 실리사이드 패턴(16) 및 질화막 패턴(18)이 적층되어 있는 게이트 구조물(20)을 형성한다.
구체적으로, 반도체 기판(10)상에 30 내지 200Å의 얇은 두께로 게이트 산화막을 형성한다. 상기 게이트 산화막 상에 N형 또는 P형 불순물이 도핑되어 있는 폴리실리콘을 증착시켜 폴리실리콘막을 형성한다. 이어서, 상기 폴리실리콘막 상에 텅스텐 실리사이드막을 형성한다.
상기 텅스텐 실리사이드막 상에 상기 게이트 전극이 형성될 부위를 정의하기 위한 포토레지스트 패턴을 형성하고, 상기 포토레지스트 패턴을 식각 마스크로하여 상기 텅스텐 실리사이드막 및 폴리실리콘막을 식각한다. 이어서, 상기 포토레지스트 패턴을 제거한다. 상기 포토레지스트 패턴을 제거할 때 수행되는 플라즈마 에싱, 황산 스트립 및 기판 세정 등에 의해 상기 반도체 기판상에 노출되어 있는 게이트 산화막은 거의 제거되어 게이트 구조물(20)이 형성된다.
도 1b를 참조하면, 상기 게이트 구조물(20)이 형성되어 있는 반도체 기판(10)을 산소 분위기에서 재산화시켜, 상기 반도체 기판(10) 및 상기 게이트 구조물(20)의 표면에 산화막(22)이 형성된 게이트 전극을 형성한다.
상기 재산화 공정은 상기 게이트 구조물(20)을 형성하기 위한 식각 공정 시에 고에너지의 이온 충격으로 야기된 반도체 기판(10) 및 게이트 구조물(20)의 측벽 손상(damage)을 큐어링하기 위하여 수행된다. 상기 공정을 수행하면, 상기 반도체 기판(10) 및 게이트 구조물(20)의 표면의 실리콘(Si)성분과 산소가 반응하여 상기 반도체 기판(10) 및 상기 게이트 구조물(20)의 표면에 산화막(22)이 형성된다.
상기 게이트 구조물(20)에서는 상기 폴리실리콘막 패턴(14) 및 텅스텐 실리사이드 패턴(16)의 측벽에서 산화막이 형성된다. 그런데, 상기 텅스텐 실리사이드는 상기 폴리실리콘보다 산소와의 반응 속도가 더 빠르게 진행된다. 때문에, 상기 재산화 공정을 수행하면 상기 폴리실리콘막 패턴(14)의 측면에 형성되어 있는 산화막에 비해 텅스텐 실리사이드 패턴(16)의 측면에 형성되어 있는 산화막(22)이 더 두껍게 형성되고(A) 이로 인해 상기 게이트 전극의 측벽 프로파일이 불량해진다. 구체적으로, 상기 게이트 전극의 측벽은 상기 텅스텐 실리사이드 패턴(16) 부위의 산화막(22)이 더욱 돌출되는(A) 네거티브 슬로프를 갖는다.
상기와 같이 측면에 네거티브 슬로프를 갖는 게이트 전극이 형성되는 경우, 후속 공정에서 상기 게이트 전극을 매몰하기 위한 층간 절연막을 보이드 없이 형성하기가 매우 어렵다. 만일, 상기 층간 절연막에 보이드가 발생하면 상기 게이트 전극들 사이에 콘택을 형성하는 공정에서 이웃하는 콘택들간이 연결되는 불량이 빈번이 발생하게 된다.
도 2는 게이트 전극을 매몰하는 층간 절연막에 발생한 보이드를 나타내는 단면도이다. 도 3은 층간 절연막에 발생한 보이드에 의해 이웃하는 콘택들이 연결된 것을 나타내는 평면도이다.
도 2는 도 3의 B-B'를 절단하였을 때 보여지는 단면도이다.
도 2 내지 도 3을 참조하면, 상기 게이트 전극의 측면에는 셀프 얼라인 콘택홀 형성을 위한 질화막 스페이서(24)가 형성되어 있다. 상기 질화막 스페이서(24)이 형성되어 있는 게이트 전극을 매몰하는 층간 절연막(26)이 형성되어 있다. 이어서, 상기 층간 절연막(26)에 셀프 얼라인 콘택(28)을 형성하면 상기 층간 절연막(26)내에 형성되어 있는 보이드(30)에도 도전 물질이 채워져 이웃하는 콘택(28)들이 연결되는 불량이 발생하는 것이다.
상기와 같이 게이트 구조물에 재산화 공정을 수행할 때, 상기 텅스텐 실리사이드의 이상 산화를 방지하기 위한 방법의 일 예는 일본 공개 특허 평8-032066호 및 일본 공개 특허 평 11-345970호에 개시되어 있다.
일본 공개 특허 평8-032066호에는 폴리 실리콘 및 텅스텐 실리사이드층으로 적층된 폴리사이드층을 식각하여 패터닝한 후 900℃의 온도 분위기에서 60분간 열산화처리하여 패턴 표면에 실리콘 산화막을 형성하고, 이어서 질소 희석 산소 분위기에서 열산화하는 방법이 개시되어 있다. 그러나, 상기 900℃의 온도 분위기에서 60분간 열산화처리하는 중에 상기 폴리실리콘층에 비해 텅스텐 실리사이드층이 빠르게 산화되기 때문에 상기 텅스텐 실리사이드의 이상 산화를 방지하는데는 한계가 있다.
일본 공개 특허 평 11-345970호에는 폴리 실리콘 및 텅스텐 실리사이드층으로 적층된 폴리사이드층을 식각하여 패터닝한 후 불활성 가스 분위기에서 1차 열처리 한 후 강한 산화 분위기에서 2차 열처리하는 방법이 개시되어 있다. 그러나, 상기 강한 산화 분위기에서 2차 열처리를 하는 중에 상기 폴리실리콘층에 비해 텅스텐 실리사이드층이 빠르게 산화되기 때문에 상기 텅스텐 실리사이드의 이상 산화를 방지하는데는 한계가 있다.
따라서, 본 발명의 제1 목적은 양호한 측벽 프로파일을 갖는 게이트 전극을 형성하는 방법을 제공하는데 있다.
본 발명의 제2 목적은 양호한 측벽 프로파일을 갖는 게이트 전극을 포함하는 반도체 장치의 형성 방법을 제공하는데 있다.
본 발명의 제3 목적은 양호한 측벽 프로파일을 갖도록 하면서 게이트 구조물을 포함하는 기판 표면을 산화시키는 방법을 제공하는데 있다.
상기한 제1 목적을 달성하기 위하여 본 발명은,
반도체 기판 상에 게이트 산화막 패턴, 폴리실리콘막 패턴 및 금속 실리사이드 패턴이 적층된 게이트 구조물을 형성하는 단계; 및
상기 게이트 구조물이 형성되어 있는 기판을 산소 및 불활성 가스가 희석된 분위기에서 재산화하여,상기 폴리실리콘막 패턴 및 금속 실리사이드 패턴의 측면에서 막의 성장률이 유사하도록 상기 게이트 구조물 및 기판 상에 제1 산화막을 형성하는 단계를 수행하여 게이트 전극을 형성하는 방법을 제공한다.
상기한 제2 목적을 달성하기 위하여 본 발명은,
반도체 기판 상에 게이트 산화막 패턴, 폴리실리콘막 패턴, 금속실리사이드 패턴 및 질화막 패턴이 적층된 게이트 구조물들을 형성하는 단계;
상기 게이트 구조물들이 형성되어 있는 기판을 산소 및 불활성 가스가 희석된 분위기에서 재산화하여, 상기 폴리실리콘막 패턴 및 금속 실리사이드 패턴의 측면에서 막의 성장률이 유사하도록 상기 게이트 구조물 및 기판 상에 제1 산화막을 형성하는 단계;
상기 제1 산화막을 포함하는 게이트 구조물들의 양 측벽에 질화막 스페이서를 형성하는 단계;
상기 질화막 스페이서를 포함하는 게이트 구조물들을 매몰하도록 층간 절연막을 형성하는 단계;
상기 층간 절연막의 소정 부위를 식각하여 상기 질화막 스페이서 사이의 기판 표면을 노출하는 셀프 얼라인 콘택홀을 형성하는 단계; 및
상기 셀프 얼라인 콘택홀 내를 도전성 물질로 매몰하여 콘택을 형성함으로서 게이트 전극을 포함하는 반도체 장치를 형성하는 방법을 제공한다.
상기한 제3 목적을 달성하기 위하여 본 발명은,
i) 퍼니스 내부를 제1 온도로 조절하는 단계;
ii) 게이트 구조물이 형성된 기판들을 상기 퍼니스 내로 로딩하는 단계;
iii) 상기 퍼니스 내에 제1 불활성 가스를 유입하면서, 상기 퍼니스 내의 온도가 상기 제1 온도에 비해 상승된 제2 온도가 되도록 퍼니스 내의 온도를 승온하는 단계;
iv) 상기 퍼니스 내에 산소 및 제2 불활성 가스가 희석된 분위기에서 산화하여 상기 게이트 구조물의 측면에서 막의 성장률이 유사하도록 상기 게이트 구조물 및 기판 표면에 제1 산화막을 형성하는 단계를 수행하여 게이트 구조물을 포함하는 기판을 산화하는 방법을 제공한다.
상기 공정에 의해 형성되는 게이트 전극의 측면은 돌출되는 부위 없이 양호한 프로파일을 갖는다. 때문에, 상기 게이트 전극을 매몰하는 층간 절연막을 형성하는 공정에서 상기 층간 절연막 내에 발생하는 보이드를 감소시킬 수 있다. 또한, 상기 게이트 전극들 사이에 콘택을 형성하는 공정에서 공정 불량을 감소시킬 수 있다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.
실시예 1
도 4a 내지 도 4b는 본 발명의 제1 실시예에 따른 셀 트랜지스터의 게이트 전극 형성 방법을 설명하기 위한 단면도들이다.
제1 실시예에서는 N형 트랜지스터의 게이트 전극을 형성하는 방법을 설명한다.
도 4a를 참조하면, 반도체 기판(100)상에 게이트 산화막 패턴(102), 폴리실리콘막 패턴(104), 텅스텐 실리사이드 패턴(106) 및 질화막 패턴(108)이 적층되어 있는 게이트 구조물(110)을 형성한다. 상기 게이트 구조물(110)이 형성되는 영역의 반도체 기판(100)아래에는 P형으로 도핑되어 있는 P-웰(101)이 형성되어 있다. 상기 P-웰(101)에는 예컨대 붕소 이온이 도핑되어 있다.
구체적으로, 반도체 기판(100)상에 30 내지 200Å의 얇은 두께로 게이트 산화막을 형성한다. 상기 게이트 산화막 상에 N형 또는 P형 불순물이 도핑되어 있는 폴리실리콘을 증착시켜 폴리실리콘막을 형성한다. 이어서, 상기 폴리실리콘막 상에 텅스텐 실리사이드막을 형성한다. 상기 텅스텐 실리사이드막 상에 상기 게이트 전극이 형성될 부위를 정의하기 위한 포토레지스트 패턴을 형성하고, 상기 포토레지스트 패턴을 식각 마스크로하여 상기 텅스텐 실리사이드막 및 폴리실리콘막을 식각한후 상기 포토레지스트 패턴을 제거한다. 상기 포토레지스트 패턴을 제거할 때 수행되는 플라즈마 에싱, 황산 스트립 및 기판 세정 등에 의해 상기 반도체 기판상에 노출되어 있는 게이트 산화막은 거의 제거된다.
DRAM 장치를 포함하는 반도체 장치의 N형의 셀 트랜지스터에서 게이트 전극용 폴리실리콘막 패턴(104)은 일반적으로 5족 이온이 도핑되어 있는 N형 폴리실리콘을 증착시켜 형성하였다. 상기 도핑되는 이온은 예컨대 인(Ph) 또는 비소(As)를 포함한다.
그러나, 상기 게이트 전극용 도전성 패턴이 N형 폴리실리콘이고 기판 저면부는 P-웰(101)이 형성되어 있기 때문에 게이트 전극에 전압을 가하면 게이트 전극 아래의 기판 표면에 반전층이 빠르게 형성된다. 따라서, 상기와 같이 형성된 트랜지스터의 문턱 전압은 도전성 패턴이 N형 폴리실리콘으로 형성된 트랜지스터에 비해 상대적으로 낮다. 상기 문턱 전압를 반도체 장치에서 요구하는 수준까지 상승시키기 위하여 P-웰(101)에서의 P형 불순물의 도핑 농도를 증가시키고 있으나, 상기와 같이 P형 불순물의 도핑 농도를 증가시키면 벌크 누설 전류를 증가되어 스테틱 리프레쉬(Static reflash)특성이 저하되는 문제가 발생한다.
때문에, 최근의 게이트 전극 형성 공정은 트랜지스터의 문턱 전압을 원하는 수준까지 높이면서도 스테틱 리프레쉬(Static reflash)특성을 향상시키기 위해 상기 N형 폴리실리콘 대신 P형 폴리실리콘을 증착시켜 게이트 전극용 폴리실리콘막 패턴(104)을 형성하고 있다. 상기 게이트 전극용 도전성 패턴이 P형 폴리실리콘일 경우, 동일한 불순물 이온으로서 P-웰(101)이 형성되어 있기 때문에 게이트 전극 아래의 기판 표면에 반전층을 형성하기 위해 게이트 전극에 요구되는 전압이 상대적으로 더 높아진다. 이 때, 상기 폴리실리콘에 도핑되는 P형 불순물은 붕소(B)를 포함한다.
도 4b를 참조하면, 상기 게이트 구조물(110)이 형성되어 있는 기판(100)을 산소 및 불활성 가스가 희석된 분위기에서 재산화하여, 상기 폴리실리콘막 패턴(104) 및 텅스텐 실리사이드 패턴(106)의 측면으로부터 막의 성장률이 약 1 : 1 정도로 유사하게 되도록 하면서 상기 게이트 구조물(110) 및 기판(100) 표면에 산화막(112)을 형성하여 게이트 전극을 완성한다.
상기 재산화 공정은 상기 게이트 구조물(110)을 형성하기 위해 수행되는 식각 공정 시에 고에너지의 이온 충격으로 야기된 손상(damage)을 큐어링하기 위하여 수행된다. 즉, 상기 게이트 구조물(110)이 형성되어 있는 반도체 기판(100)을 산화 분위기에서 열처리함으로서 상기 반도체 기판(100) 및 게이트 구조물(110)을 큐어링한다.
도 5는 본 발명의 일 실시예에 따른 재산화 공정 방법을 상세히 설명하기 위한 공정 타이밍도이다. 이하에서, 도 5를 참조하여 상기 재산화 공정 방법에 대해 더욱 자세하게 설명한다.
상기 재산화 공정을 수행하기 위한 퍼니스 내부를 400 내지 480℃의 범위에서 일정 온도로 조절한다. 이는, 재산화 공정을 수행하기 위한 기판(100)들이 로딩되는 퍼니스의 온도 조건이다. 만일, 상기 퍼니스 내의 온도가 상기 범위보다 높을 경우에는 상기 퍼니스 내에 잔류하는 산화제가 상기 게이트 구조물(110)을 포함하는 기판(100)표면의 실리콘과 반응하여 자연 산화막이 형성될 수 있다. 또한, 상기 온도 범위보다 낮을 경우에는 상기 퍼니스 내의 온도를 산화막을 형성하기 위한 공정 온도까지 승온(Ramping-up)하는데 너무 많은 시간이 소요된다. 이어서, 내부 온도가 400 내지 480℃인 퍼니스에 기판(100)을 인입한다. 상기 기판(100)을 인입하는 동안 30 내지 50 slm(standard liter per minute)의 불활성 가스를 유입한다. (S10) 상기 불활성 가스를 상기 범위 이상의 유량으로 유입하는 경우에는 상기 퍼니스 내에 로딩되는 기판(100)의 위치에 따라 상기 자연 산화막의 두께 산포가 매우 커지는 문제점이 있다. 상기 불활성 가스는 질소, 아르곤, 핼륨 등을 포함하며, 안전성 및 경제성 등을 고려하면 질소 가스를 사용하는 것이 바람직하다. 상기 불활성 가스는 퍼니스 내부에 잔류하는 산화제를 외부로 이송하고 상기 인입되는 기판(100) 표면이 상기 산화제와 접촉하는 것을 방지하여 상기 기판(100) 표면에 자연 산화막이 형성되는 것을 최소화시킨다.
상기 기판이 퍼니스 내에 완전히 로딩되면 상기 퍼니스 내의 온도를 분당 5 내지 15℃ 정도로 승온시켜 상기 퍼니스 내의 온도가 800 내지 900℃가 되도록 한다.(S12) 상기 퍼니스 내의 온도를 승온시키는 동안에도 계속하여 30 내지 50 slm 정도의 불활성 가스를 유입하여 자연 산화막의 형성을 최소화시킨다. 상기 퍼니스 내부의 온도가 800 내지 900℃ 범위 내의 정해진 온도까지 상승하면, 더 이상 상기 퍼니스 내부의 온도를 승온시키지 않고 상기의 온도가 유지되도록 한다. 그리고, 상기 퍼니스 내부의 온도를 유지하면서 약 10 내지 15분간 불활성 가스를 계속하여 제공한다. 상기 퍼니스 내부의 온도를 산화막 형성을 위한 온도로 일정 시간동안 유지함으로서 상기 퍼니스 내부의 온도 편차를 최소화할 수 있다.
상기 설명한 공정들은 기판(100) 및 게이트 구조물(110) 표면에 산화막을 형성하기 이전의 준비 단계들이다. 만일 상기 공정들을 수행하면서 상기 기판(100) 및 게이트 구조물(110)표면에 자연 산화막이 형성된다면, 상기 자연 산화막은 상기 폴리실리콘막 패턴(104)의 측면보다 상기 텅스텐 실리사이드 패턴(106)의 측면에서 더욱 두껍게 형성된다. 이는, 동일한 조건에서 폴리실리콘보다 상기 텅스텐 실리사이드가 산화제와 빠르게 반응하기 때문이다. 따라서, 상기 자연 산화막에 의해 상기 텅스텐 실리사이드 패턴(106) 부위의 게이트 전극이 돌출되어 게이트 전극의 측벽 프로파일이 불량하게 된다.
그런데, 기판을 퍼니스 내에 인입할 때 상기 퍼니스 내부의 온도를 종래에 비해 낮추고 및 다량의 불활성 가스를 퍼니스 내에 공급함으로서 상기 기판(100) 및 게이트 구조물(110)표면에 자연 산화막이 형성되는 것을 최소화하였다. 때문에, 상기 자연 산화막에 의해 상기 게이트 전극의 측벽 프로파일이 불량해지는 것을 감소시킬 수 있다.
이어서, 상기 퍼니스 내에 산소 가스 및 불활성 가스를 일정시간 동안 제공하여 원하는 두께의 산화막(112)을 형성시킨다.(S14) 상기 불활성 가스는 질소, 아르곤, 헬륨 등을 포함하며, 안전성 및 경제성 등을 고려하면 질소 가스를 사용하는 것이 바람직하다. 상기 불활성 가스는 상기 퍼니스 내에 제공되는 산소 가스의 분압을 감소시킨다. 따라서, 상기 불활성 가스에 의해 상기 게이트 구조물(110)을 포함하는 기판(100) 표면에 산화막(112)이 형성되는 속도가 감소된다. 그런데, 발명자의 다양한 실험 결과 상기 불활성 가스에 의해 상기 폴리실리콘막 패턴(104)에 비해 상기 텅스텐 실리사이드 패턴(106) 측면에서 산화 반응이 종래에 비해 특히 감소된다. 때문에 상기 텅스텐 실리사이드 패턴(106)과 상기 폴리실리콘막 패턴(104)의 측면에 각각 형성되는 산화막(112) 두께의 차이가 종래에 비해 매우 감소된다. 이로 인해 상기 게이트 구조물의 측면 프로파일은 돌출되는 부위없이 양호하게 된다.
상기 산소 가스 및 불활성 가스는 1: 0.9 내지 1.1의 부피비로 희석하여 상기 퍼니스 내에 제공하는 것이 바람직하다. 상기 불활성 가스가 너무 많이 제공되면 상대적으로 산화제인 산소 가스가 감소되어 상기 게이트 구조물(110) 및 기판 (100)표면이 산화되는 속도가 매우 감소된다. 따라서, 산화막을 원하는 두께로 형성하기 위하여 매우 긴 시간동안 재산화 공정을 수행하여야 하는 문제점이 있다. 반면에, 상기 불활성 가스가 너무 작게 제공되면 상기 측면 프로파일의 개선 효과가 감소된다.
상기 설명한 방법으로 재산화 공정을 수행함으로서, 돌출되는 부분이 없는 양호한 측벽 프로파일을 갖는 게이트 전극을 형성할 수 있다.
도 6은 퍼니스 내의 온도에 따른 기판 상에 형성되는 자연 산화막의 두께를 나타내는 그래프도이다.
구체적으로, 소정의 온도를 갖는 퍼니스 내에 기판을 로딩하고 상기 로딩 중에 기판 상에 형성되는 자연 산화막의 두께를 형성한 것이다. 이 때, 상기 로딩되는 기판은 패턴들이 형성되어 있지 않은 베어 실리콘 기판이다. 또한, 상기 퍼니스는 종형 퍼니스(vertical type furnace)이고, 상기 기판들은 보우트에 적재되어 상기 퍼니스의 하부에서 상부로 이동함으로서 로딩된다.
도 6을 참조하면, 상기 퍼니스 내의 온도가 650℃일 때 상기 로딩되는 기판들(500, 502, 504)상에는 상기 퍼니스 내에서의 기판의 위치에 따라 4.5 내지 6.5Å의 두께의 자연 산화막이 형성되었다. 상기 퍼니스 내의 상부에 위치하는 기판(500)들은 상기 퍼니스 내의 하부에 위치하는 기판(504)들에 비해 상기 퍼니스 내에 인입되어 있는 시간이 길기 때문에 상대적으로 자연 산화막이 더 두껍게 형성된다. 그리고, 이 때 상기 퍼니스 내에서의 기판 위치에 따른 자연 산화막의 두께 편차는 약 2Å 정도였다.
반면에, 상기 퍼니스 내의 온도가 450℃일 때 상기 로딩되는 기판들(510, 512, 514)상에는 상기 퍼니스 내에서의 기판의 위치에 따라 3.6 내지 4.4Å의 두께의 자연 산화막이 형성되었다. 그리고, 이 때 상기 퍼니스 내의 기판 위치에 따른 자연 산화막의 두께 편차는 약 0.8Å 정도였다.
이러한 결과는 상기 기판을 로딩할 시에 퍼니스 내의 온도를 종래에 비해 감소함으로서 기판 상에 자연 산화막이 형성되는 것을 감소시킬 수 있음을 입증해준다.
도 7은 폴리실리콘막에 도핑되는 불순물의 종류가 다른 경우 상기 폴리실리콘막 상에 형성된 텅스텐 실리사이드막이 산화되는 정도를 각각 나타내는 그래프도이다.
구체적으로, 제1 내지 제6 기판들 상에 폴리실리콘막을 형성하고 각각의 폴리실리콘막에 도핑되는 불순물의 종류를 스프릿(split)하였다. 구체적으로, 상기 제1 및 제2 기판(600a, 600b)에 형성된 폴리실리콘막은 불순물을 도핑하지 않았다. 상기 제3 및 제4 기판(602a, 602b)에 형성된 폴리실리콘막은 P형 불순물인 붕소(B)이온을 주입하였다. 그리고, 상기 제5 및 제6 기판(604a, 604b)에 형성된 폴리실리콘막은 N형 불순물인 인(P)이온을 주입하였다. 재산화 공정은 종래의 방법인 산소 분위기에서만 수행하였다.
도 7을 참조하면, 동일한 조건하에서 재산화 공정을 수행하였을 때 상기 제1 및 제2 기판(600a, 600b)상의 텅스텐 실리사이드막 표면에 형성된 산화막의 두께가 가장 얇았다. 그리고, 상기 제5 및 제6 기판(604a, 604b)상의 텅스텐 실리사이드막 표면에 형성된 산화막의 두께는 상기 제1 및 제2 기판(600a, 600b)상의 텅스텐 실리사이드막 표면에 형성된 산화막의 두께에 비해 두껍지만 큰 차이를 보이지는 않았다. 그러나, 상기 제3 및 제4 기판(602a, 602b)상의 텅스텐 실리사이드막 표면에 형성된 산화막의 두께는 상기 제1 및 제2 기판(600a, 600b)상의 실리사이드막의 표면에 형성된 산화막의 두께에 비해 상대적으로 매우 두껍게 측정되었다.
상기 결과에 의하면, 종래의 방법으로 재산화 공정을 수행하는 경우 상기 텅스텐 실리사이드 패턴의 측면에 형성되는 산화막의 두께는 폴리실리콘막 패턴에 도핑되는 불순물의 종류와 매우 큰 관련이 있다. 즉, 상기 P형 불순물이 도핑된 폴리실리콘막 패턴이 하부에 형성되어 있는 텅스텐 실리사이드막에서 산화막이 가장 두껍게 형성되었다.
도 8은 실리콘막들에 도핑되는 불순물의 종류별로 실리콘막이 산화되는 정도를 각각 나타내는 그래프도이다.
상기 실리콘막들에 도핑되는 불순물들은 각각 주입 깊이를 동일하도록 하기 위해 에너지를 각각 다르게 하여 이온 주입 공정을 수행하였다. 그리고, 상기 실리콘막들 상에 형성되는 산화막의 두께를 각각 측정하였다. 상기 산화막을 형성하기 위하여 급속 열적 프로세서(Rapid Thermal Process)를 수행하는 매엽식 챔버내를 1000℃로 유지하고, 내부에 산소를 5slm을 유입하여 110초 동안 산화 공정을 수행하였다. 상기 조건으로 산화막 형성 공정을 수행하면 베어 실리콘 웨이퍼 상에는 약 50Å의 산화막이 형성된다.
도 8을 참조하면, P형 불순물인 붕소가 도핑되어 있는 실리콘막 상에는 약 75Å의 산화막이 형성된다. 반면에, N형 불순물인 비소나 인이 도핑되어 있는 실리콘막 상에는 약 110 내지 116Å의 산화막이 형성된다.
상기 도 7 내지 도 8을 참조하면, 게이트 구조물이 P형 불순물이 도핑되어 있는 폴리실리콘막 패턴 및 텅스텐 실리사이드 패턴이 적층되어 있을 경우는 P형 불순물이 도핑되어 있는 폴리실리콘막 패턴 및 텅스텐 실리사이드 패턴이 적층되어 있을 경우에 비해 텅스텐 실리사이드 패턴의 측면 산화는 많이 이루어지고 폴리실리콘막 패턴에서의 측면 산화는 오히려 적게 이루어지는 것을 알 수 있다. 즉, 상기 P형 불순물이 도핑된 폴리실리콘막 패턴을 포함하는 게이트 구조물일 경우에는 종래의 방법에 의해 재산화 공정을 수행하는 경우에 게이트 전극의 측면 프로파일이 더욱 불량하다.
따라서, 본 발명의 방법은 최근의 셀 트랜지스터에 주로 사용되는 P형 폴리실리콘막 패턴/ 텅스텐 실리사이드 구조를 포함하는 게이트 전극을 형성할 때 측벽 프로파일을 양호하게 하는데 특히 효과적으로 사용할 수 있음을 알 수 있다. 또한, 상기 폴리실리콘막 패턴에서 도핑되는 불순물의 종류 및 불순물의 농도에 따라 재산화 공정 시의 질소 희석비를 변화시킬 수 있다.
실시예 2
도 9a 내지 도9b는 본 발명의 제2 실시예에 따른 게이트 전극을 포함하는 반도체 장치의 형성 방법을 설명하기 위한 단면도들이다.
이하에서 설명하는 제2 실시예에서 게이트 전극을 형성하는 방법은 재산화막 형성 공정을 2단계에 거쳐 수행하는 것을 제외하고는 상기 설명한 제1 실시예와 거의 유사하다.
도 9a를 참조하면, 반도체 기판(200)상에 게이트 산화막 패턴(202), 폴리실리콘막 패턴(204), 텅스텐 실리사이드 패턴(206) 및 질화막 패턴(208)이 적층되어 있는 게이트 구조물(210)을 형성한다. 상기 게이트 구조물(210)이 형성되는 영역의 반도체 기판(100)아래에는 P형으로 도핑되어 있는 P-웰(201)이 형성되어 있다.
도 9b를 참조하면, 상기 게이트 구조물(210)이 형성되어 있는 기판(200)을 산소 및 불활성 가스가 희석된 분위기에서 1차 재산화하여 상기 폴리실리콘막 패턴 (204)및 텅스텐 실리사이드 패턴(206)의 측면에서 막의 성장률의 차이가 최소화되도록 하면서 상기 게이트 구조물(210) 및 기판(200) 표면에 제1 산화막(212)을 형성한다. 상기 제1 산화막(212)은 게이트 구조물(210) 및 기판(200) 표면에 형성하고자 하는 전체 산화막 두께보다 얇은 두께로 형성한다. 상기 제1 산화막(212)을 형성하기 위한 구체적인 공정 방법은 상기 제1 실시예의 재산화 공정과 동일하다.
상기 1차 재산화 공정을 간략하게 언급하면, 공정을 수행하기 위한 퍼니스 내부를 400 내지 480℃의 범위에서 일정 온도로 조절한다. 이어서, 상기 퍼니스 내에 30 내지 50 slm(standard liter per minute)의 불활성 가스를 유입하면서 기판을 로딩한다.
상기 기판이 퍼니스 내에 완전히 로딩되면 30 내지 50 slm 정도의 불활성 가스를 계속 유입하면서 상기 퍼니스 내의 온도가 800 내지 900℃가 되도록 승온시킨다.
이어서, 상기 퍼니스 내에 산소 가스 및 불활성 가스를 일정시간 동안 제공하여 원하는 두께의 제1 산화막(212)을 형성시킨다. 상기 산소 가스 및 불활성 가스는 1: 0.9 내지 1.1의 부피비로 희석하여 상기 퍼니스 내에 제공하는 것이 바람직하다.
상기 과정에 의해, 상기 게이트 구조물(210)의 측벽으로부터 두께의 차이가 최소화되는 제1 산화막(212)을 형성할 수 있다.
도 9c를 참조하면, 상기 제1 산화막(212)이 형성되어 있는 기판(200)을 산소 분위기에서 2차 재산화하여 상기 제1 산화막(212)상에 제2 산화막(214)을 형성한다. 상기 2차 재산화 공정을 수행함으로서 게이트 전극을 완성한다.
구체적으로, 상기 제1 산화막(212)을 형성하기 위해 상기 퍼니스 내에 제공하는 불활성 가스의 공급을 중단한다. 이어서, 상기 불활성 가스가 공급되는 부피만큼의 산소 가스를 상기 퍼니스 내에 더 제공한다. 따라서, 상기 퍼니스 내에는 상기 제1 산화막(212)을 형성할 때에 비해 약 2배 정도 부피의 산소 가스가 제공된다. 이 때, 상기 산소 가스 유량의 약 1 내지 10 부피 %의 HCl가스를 더 유입할 수도 있다. 상기 HCl 가스를 더 유입함으로서 게이트 산화막 패턴(202)의 양단에 발생하는 버즈 비크를 감소하는 효과가 있다.
상기 제2 산화막(214)을 형성하기 위한 2차 재산화 공정은 상기 불활성 가스를 공급하지 않으면서 수행되기 때문에 상기 1차 재산화 공정에 비해 퍼니스 내에서의 산소의 분압이 증가한다. 또한, 상기 1차 재산화 공정에 비해 퍼니스 내에 공급되는 산소의 유량이 많다. 때문에, 상기 2차 재산화 공정은 상기 1차 재산화 공정에 비해 산화 반응이 더욱 빠르게 진행된다. 즉, 동일한 시간 동안 상기 1차 재산화 공정 및 2차 재산화 공정을 각각 수행하는 경우 상기 2차 재산화 공정에 의해 형성되는 제2 산화막(214)은 상기 1차 재산화 공정에 의해 형성되는 제1 산화막(212)에 비해 두껍게 형성된다.
상기 제1 산화막(212)은 상기 폴리실리콘막 패턴(204) 및 텅스텐 실리사이드 패턴(206)의 측면으로부터 균일한 두께를 갖도록 형성된다. 그리고, 상기 제2 산화막(214)은 상기 균일한 두께의 제1 산화막(212)의 표면상에 형성되므로 균일하게 형성된다. 따라서, 상기 게이트 구조물(210)의 재산화 공정을 2단계에 걸쳐 수행하므로 형성되는 게이트 전극이 양호한 측벽 프로파일을 가지면서도 공정 시간을 단축할 수 있는 효과가 있다.
도 9d를 참조하면, 상기 게이트 전극들을 이온 주입 마스크로 하고 기판 표면 아래로 불순물 이온을 주입하여 소오스 및 드레인 영역(216)을 형성한다. 이어서, 상기 게이트 전극들의 양측벽에 질화막 스페이서(218)를 형성한다. 상기 게이트 전극의 측벽이 양호한 프로파일을 갖기 때문에, 상기 질화막 스페이서(218)도 돌출되는 부위 없이 양호한 프로파일을 가지면서 형성된다.
상기 질화막 스페이서(218)를 포함하는 게이트 전극들을 매몰하도록 층간 절연막(220)을 형성한다. 이 때, 상기 질화막 스페이서(218)는 층간 절연막(220) 갭필을 용이하게 하므로 상기 층간 절연막(220)을 보이드 없이 매몰할 수 있다.
상기 층간 절연막(220)의 소정 부위를 식각하여 상기 질화막 스페이서(218) 사이의 기판(200) 표면을 노출하는 셀프 얼라인 콘택홀(224)을 형성한다. 이어서, 상기 셀프 얼라인 콘택홀(224)내를 도전 물질로 매몰하여 상기 소오스 및 드레인 영역(216)과 전기적으로 접촉하는 콘택(226)을 형성한다.
상기 게이트 전극의 측벽 프로파일을 양호하게 형성함으로서, 순차적으로 이어지는 층간 절연막 형성 공정 및 콘택 형성 공정을 수행할 때의 불량을 최소화 할 수 있다.
상술한 바와 같이 본 발명에 의하면, 양호한 측면 프로파일을 갖는 게이트 전극을 형성할 수 있다. 이로 인해, 반도체 제조 공정을 수행하는 중에 게이트 전극의측면 프로파일에 의한 공정 불량을 감소시킬 수 있다.
상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야의 숙련된 당업자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
도 1a 내지 도 1b는 종래의 반도체 장치에서 셀 트랜지스터의 게이트 전극 형성 방법을 설명하기 위한 단면도들이다.
도 2는 층간 절연막에 발생한 보이드를 나타내는 단면도이다.
도 3은 보이드에 의해 발생한 불량을 나타내는 평면도이다.
도 4a 내지 도 4b는 본 발명의 제1 실시예에 따른 셀 트랜지스터의 게이트 전극 형성 방법을 설명하기 위한 단면도들이다.
도 5는 본 발명의 일 실시예에 따른 재산화 공정 방법을 상세히 설명하기 위한 공정 타이밍도이다.
도 6은 퍼니스 내의 온도에 따른 기판 상에 형성되는 자연 산화막의 두께를 나타내는 그래프도이다.
도 7은 도핑되는 불순물에 따라 폴리실리콘막 상에 형성된 텅스텐 실리사이드막이 산화되는 정도를 나타내는 그래프도이다.
도 8은 실리콘막들에 도핑되는 불순물의 종류별로 실리콘막이 산화되는 정도를 각각 나타내는 그래프도이다.
도 9a 내지 도 9f는 본 발명의 제2 실시예에 따른 게이트 전극을 포함하는 반도체 장치의 형성 방법을 설명하기 위한 단면도들이다.
<도면의 주요 부분에 대한 부호의 설명>
100, 200 : 기판 104, 204 : 폴리실리콘막 패턴
106, 206 : 텅스텐 실리사이드 패턴 110, 210 : 게이트 구조물
112 : 산화막 212 : 제1 산화막
214 : 제2 산화막

Claims (22)

  1. 반도체 기판 상에 게이트 산화막 패턴, 폴리실리콘막 패턴 및 텅스텐 실리사이드 패턴이 적층된 게이트 구조물을 형성하는 단계;
    상기 게이트 구조물이 형성되어 있는 기판을 400 내지 480℃의 온도를 갖는 퍼니스 내로 로딩하는 단계;
    상기 퍼니스 내에 제1 불활성 가스를 유입하면서, 상기 퍼니스 내의 온도가 800 내지 900℃가 되도록 승온하는 단계; 및
    상기 게이트 구조물이 형성되어 있는 기판으로 산소 및 제2 불활성 가스를 1:0.9 내지 1.1의 부피비로 유입하여 상기 게이트 구조물 및 기판 상에 제1 산화막을 형성하는 단계를 수행하는 것을 특징으로 하는 게이트 전극 형성 방법.
  2. 제1항에 있어서, 상기 폴리실리콘막 패턴은 5족 원소 또는 3족 원소의 이온의 불순물이 도핑된 것을 특징으로 하는 게이트 전극 형성 방법.
  3. 삭제
  4. 제1항에 있어서, 상기 제1 산화막을 형성하는 단계에서의 제2 불활성 가스는 질소, 아르곤 또는 헬륨을 포함하는 것을 특징으로 하는 게이트 전극 형성 방법.
  5. 삭제
  6. 제1항에 있어서, 상기 제1 불활성 가스는 상기 퍼니스 내에서 30 내지 50slm의 유량으로 유입하는 것을 특징으로 하는 게이트 전극 형성 방법.
  7. 제1항에 있어서, 상기 제1 산화막을 형성하는 단계를 수행한 이 후에, 상기 제1 산화막이 형성된 기판을 산소 분위기 또는 산소 및 염소를 포함하는 분위기 내에서 2차 산화하여, 상기 제1 산화막 상에 제2 산화막을 형성하는 단계를 더 수행하는 것을 특징으로 하는 게이트 전극 형성 방법.
  8. 제7항에 있어서, 상기 염소를 포함하는 가스는 HCl, Cl2 또는 C2HCl3 가스를 포함하는 것을 특징으로 하는 게이트 전극 형성 방법.
  9. 삭제
  10. 반도체 기판 상에 게이트 산화막 패턴, 폴리실리콘막 패턴, 텅스텐 실리사이드 패턴 및 질화막 패턴이 적층된 게이트 구조물들을 형성하는 단계;
    상기 게이트 구조물들이 형성되어 있는 기판을 400 내지 480℃의 온도를 갖는 퍼니스 내로 로딩하는 단계;
    상기 퍼니스 내에 제1 불활성 가스를 유입하면서, 상기 퍼니스 내의 온도가 800 내지 900℃가 되도록 승온하는 단계;
    상기 게이트 구조물들이 형성되어 있는 기판으로 산소 및 제2 불활성 가스를 1:0.9 내지 1.1의 부피비로 유입하여 상기 게이트 구조물들 및 기판 상에 제1 산화막을 형성하는 단계;
    상기 제1 산화막을 포함하는 게이트 구조물들의 양측벽에 질화막 스페이서를 형성하는 단계;
    상기 질화막 스페이서를 포함하는 게이트 구조물들을 매몰하도록 층간 절연막을 형성하는 단계;
    상기 층간 절연막의 소정 부위를 식각하여 상기 질화막 스페이서 사이의 기판 표면을 노출하는 셀프 얼라인 콘택홀을 형성하는 단계; 및
    상기 셀프 얼라인 콘택홀 내에 도전 물질을 매몰하는 단계를 수행하는 것을 특징으로 하는 게이트 전극을 포함하는 반도체 장치의 제조 방법.
  11. 제10항에 있어서, 상기 폴리실리콘막 패턴은 5족 원소 또는 3족 원소의 이온의 불순물이 도핑된 것을 특징으로 하는 게이트 전극을 포함하는 반도체 장치의 형성 방법.
  12. 삭제
  13. 삭제
  14. 제10항에 있어서, 상기 제1 산화막을 형성하는 단계를 수행한 이 후에, 상기 제1 산화막이 형성된 기판을 산소 분위기 또는 산소 및 염소를 포함하는 분위기 내에서 산화하여 상기 제1 산화막 상에 제2 산화막을 형성하는 단계를 더 수행하는 것을 특징으로 하는 게이트 전극을 포함하는 반도체 장치의 형성 방법.
  15. 삭제
  16. 삭제
  17. 삭제
  18. 삭제
  19. 삭제
  20. 삭제
  21. 제1항에 있어서, 상기 기판을 퍼니스에 로딩하는 동안 상기 제1 불활성 가스를 퍼니스 내에 유입하는 것을 특징으로 하는 게이트 전극 형성 방법.
  22. 제10항에 있어서, 상기 기판을 퍼니스에 로딩하는 동안 상기 제1 불활성 가스를 퍼니스 내에 유입하는 것을 특징으로 하는 게이트 전극 형성 방법.
KR10-2002-0066804A 2002-10-31 2002-10-31 게이트 전극 형성 방법, 게이트 전극을 포함하는 반도체장치의 형성 방법 및 기판의 산화 방법. KR100472745B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR10-2002-0066804A KR100472745B1 (ko) 2002-10-31 2002-10-31 게이트 전극 형성 방법, 게이트 전극을 포함하는 반도체장치의 형성 방법 및 기판의 산화 방법.
US10/672,884 US6881637B2 (en) 2002-10-31 2003-09-26 Method of forming a gate electrode, method of manufacturing a semiconductor device having the gate electrode, and method of oxidizing a substrate

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR10-2002-0066804A KR100472745B1 (ko) 2002-10-31 2002-10-31 게이트 전극 형성 방법, 게이트 전극을 포함하는 반도체장치의 형성 방법 및 기판의 산화 방법.

Publications (2)

Publication Number Publication Date
KR20040037957A KR20040037957A (ko) 2004-05-08
KR100472745B1 true KR100472745B1 (ko) 2005-03-11

Family

ID=32226211

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-2002-0066804A KR100472745B1 (ko) 2002-10-31 2002-10-31 게이트 전극 형성 방법, 게이트 전극을 포함하는 반도체장치의 형성 방법 및 기판의 산화 방법.

Country Status (2)

Country Link
US (1) US6881637B2 (ko)
KR (1) KR100472745B1 (ko)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9190495B2 (en) 2008-09-22 2015-11-17 Samsung Electronics Co., Ltd. Recessed channel array transistors, and semiconductor devices including a recessed channel array transistor
CN109786254A (zh) * 2017-11-15 2019-05-21 台湾积体电路制造股份有限公司 后栅极工艺中的选择性高k形成
US11508583B2 (en) 2017-11-15 2022-11-22 Taiwan Semiconductor Manufacturing Company, Ltd. Selective high-k formation in gate-last process

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100700926B1 (ko) * 2005-07-11 2007-03-28 삼성전자주식회사 반도체 장치의 제조 방법
KR100956705B1 (ko) * 2006-02-28 2010-05-06 도쿄엘렉트론가부시키가이샤 플라즈마 산화 처리 방법 및 반도체 장치의 제조 방법
US7968949B2 (en) * 2007-01-30 2011-06-28 International Business Machines Corporation Contact forming method and related semiconductor device

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0832066A (ja) * 1994-07-19 1996-02-02 Sumitomo Metal Ind Ltd 半導体装置の製造方法
KR20000061321A (ko) * 1999-03-25 2000-10-16 김영환 모스 트랜지스터 제조방법
KR20010045394A (ko) * 1999-11-04 2001-06-05 박종섭 반도체 소자의 게이트 전극 형성 방법
US6342422B1 (en) * 1999-04-30 2002-01-29 Tsmc-Acer Semiconductor Manufacturing Company Method for forming MOSFET with an elevated source/drain

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3754234B2 (ja) 1998-04-28 2006-03-08 インターナショナル・ビジネス・マシーンズ・コーポレーション ゲート構造側壁の酸化膜の形成方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0832066A (ja) * 1994-07-19 1996-02-02 Sumitomo Metal Ind Ltd 半導体装置の製造方法
KR20000061321A (ko) * 1999-03-25 2000-10-16 김영환 모스 트랜지스터 제조방법
US6342422B1 (en) * 1999-04-30 2002-01-29 Tsmc-Acer Semiconductor Manufacturing Company Method for forming MOSFET with an elevated source/drain
KR20010045394A (ko) * 1999-11-04 2001-06-05 박종섭 반도체 소자의 게이트 전극 형성 방법

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9190495B2 (en) 2008-09-22 2015-11-17 Samsung Electronics Co., Ltd. Recessed channel array transistors, and semiconductor devices including a recessed channel array transistor
CN109786254A (zh) * 2017-11-15 2019-05-21 台湾积体电路制造股份有限公司 后栅极工艺中的选择性高k形成
CN109786254B (zh) * 2017-11-15 2022-03-22 台湾积体电路制造股份有限公司 后栅极工艺中的选择性高k形成
US11508583B2 (en) 2017-11-15 2022-11-22 Taiwan Semiconductor Manufacturing Company, Ltd. Selective high-k formation in gate-last process

Also Published As

Publication number Publication date
KR20040037957A (ko) 2004-05-08
US20040092090A1 (en) 2004-05-13
US6881637B2 (en) 2005-04-19

Similar Documents

Publication Publication Date Title
EP1470582B1 (en) Reduction of negative bias temperature instability in narrow width pmos using f2 implantation
KR100488546B1 (ko) 트랜지스터의 제조방법
US6905927B2 (en) Method for forming a gate electrode in a semiconductor device including re-oxidation for restraining the thickness of the gate oxide
KR100466312B1 (ko) 유전막을 갖는 반도체 장치의 제조방법
KR20040026334A (ko) 반도체 장치에서 셀프 얼라인 콘택 형성 방법 및 이를이용한 반도체 장치의 제조 방법.
KR100426482B1 (ko) 플래쉬 메모리 셀의 제조 방법
KR100472745B1 (ko) 게이트 전극 형성 방법, 게이트 전극을 포함하는 반도체장치의 형성 방법 및 기판의 산화 방법.
KR100469775B1 (ko) 반도체 장치 및 그 제조방법
KR100378688B1 (ko) 반도체소자의 제조방법
KR100282711B1 (ko) 콘택홀 플러그 제조 방법(contact hole plug forming method)
KR100590396B1 (ko) 플래시 메모리 셀의 제조 방법
US7129141B2 (en) Method for manufacturing a semiconductor device having a low junction leakage current
KR100743618B1 (ko) 반도체 소자의 게이트 및 그 제조방법
KR20040003922A (ko) 불휘발성 메모리 장치의 게이트 전극 제조방법
KR100257080B1 (ko) 반도체소자의제조방법
KR100223736B1 (ko) 반도체 소자 제조 방법
KR101060770B1 (ko) 반도체 장치 제조방법
JP2005175499A (ja) メモリ素子及びその製造方法
KR100707538B1 (ko) 반도체 소자의 제조방법
US20050118833A1 (en) Method for manufacturing semiconductor device
KR100608352B1 (ko) 반도체소자의 제조방법
KR20050008050A (ko) 이중 하드마스크를 이용한 반도체 소자의 게이트전극 제조방법
KR100273323B1 (ko) 반도체소자 및 그 제조방법
KR100902578B1 (ko) 반도체 장치의 제조 방법
KR20080030743A (ko) 반도체 장치의 제조 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130131

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20140129

Year of fee payment: 10

FPAY Annual fee payment

Payment date: 20150202

Year of fee payment: 11

FPAY Annual fee payment

Payment date: 20200131

Year of fee payment: 16