KR100700926B1 - 반도체 장치의 제조 방법 - Google Patents

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Abstract

반도체 장치의 제조 방법이 개시되어 있다. 반도체 기판 상에 게이트 전극을 형성한 후, 기판 및 게이트 전극의 측벽 손상을 큐어링하기 위하여 라디칼 리옥시데이션 공정을 실시하여 기판 및 게이트 전극의 표면에 산화막을 형성한다. 라디칼 리옥시데이션 공정은 (a) 질소(N2) 가스를 공급하면서 기판을 제1 온도로 승온시킴과 동시에, 게이트 전극의 표면을 질소 패시베이션 처리하는 단계; (b) 산소(O2) 가스를 공급하면서 기판을 제1 온도보다 높은 제2 온도로 승온시킴과 동시에, 1차 산화 공정을 실시하는 단계; 및 (c) 제2 온도에서 2차 산화 공정을 실시하는 단계를 포함한다. 첫 번째 승온 단계에서 게이트 전극의 표면을 질소 패시베이션 처리하고, 두 번째 승온 단계에서 산소 농도를 증가시켜 1차 산화 공정을 실시함으로써, 게이트 전극의 측벽에 험프가 발생하는 것을 방지하고, 반도체 기판의 피팅 발생을 억제할 수 있다.

Description

반도체 장치의 제조 방법{Method of manufacturing semiconductor device}
도 1은 종래 방법에 의한 플래쉬 메모리 셀의 단면도이다.
도 2는 실리콘 기판 온도에 따른 산소 분압의 열역학적 반응 안정성을 나타낸 그래프이다.
도 3 내지 도 5는 본 발명에 의한 불휘발성 메모리 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 6은 텅스텐 실리사이드 패턴의 측벽에 험프가 발생하지 않는 라디칼 리옥시데이션 공정의 레시피이다.
도 7은 본 발명에 의한 라디칼 리옥시데이션 공정의 레시피이다.
* 도면의 주요부분에 대한 부호의 설명 *
100 : 반도체 기판 102 : 터널 산화막 패턴
104 : 플로팅 게이트 106 : 층간 유전체막 패턴
108 : 폴리실리콘층 패턴 110 : 텅스텐 실리사이드층 패턴
112 : 하드 마스크층 패턴 114: 컨트롤 게이트
116 : 산화막
본 발명은 반도체 장치의 제조 방법에 관한 것으로, 보다 상세하게는 반도체 기판의 피팅(pitting) 및 게이트 험프(hump)를 발생시키지 않는 반도체 장치의 제조 방법에 관한 것이다.
반도체 메모리 장치는 DRAM(dynamic random access memory) 및 SRAM(static random access memory)과 같이 시간이 지남에 따라 데이터를 잃어버리는 휘발성(volatile)이면서 데이터의 입·출력이 빠른 RAM 제품과, 한번 데이터를 입력하면 그 상태를 유지할 수 있지만 데이터의 입·출력이 느린 ROM(read only memory) 제품으로 크게 구분할 수 있다.
불휘발성 메모리 장치는 거의 무기한의 축적용량을 갖는데, EEPROM(electrically erasable and programmable ROM)과 같이 전기적으로 데이터의 입·출력이 가능한 플래쉬 메모리에 대한 수요가 늘고 있다. 이들 장치의 메모리 셀은 일반적으로 실리콘 기판 상에 형성된 플로팅 게이트를 구비하는 수직 적층형 게이트 전극을 갖는다.
도 1은 종래 방법에 의한 플래쉬 메모리 셀의 단면도이다.
도 1을 참조하면, 플래쉬 메모리 셀의 적층형 게이트 전극은 반도체 기판(10) 상에 터널 산화막(즉, 게이트 산화막)(12)을 개재하여 형성된 플로팅 게이트(14)와, 상기 플로팅 게이트(14) 상에 ONO막과 같은 층간 유전체막(16)을 개재하여 형성된 컨트롤 게이트(22)를 포함한다.
여기서, 참조 부호 24는 게이트 패터닝을 위해 제공되는 하드 마스크층 패턴 을 나타낸다.
상기 플로팅 게이트(14)는 데이터의 프로그램 및 소거시 터널 산화막의 전하 특성에 중요한 역할을 하며 터널링 소오스로 제공된다.
상기 층간 유전체막(16)은 상기 플로팅 게이트(14) 내에 저장된 전하를 보존하는 역할을 한다.
상기 컨트롤 게이트(22)는 데이터의 프로그램 및 소거시 기판(10)의 전자들을 플로팅 게이트(14)로 이동시키거나 상기 플로팅 게이트(14) 내의 전자들을 기판(10)으로 이동시키기 위하여 전압이 인가되는 층으로, 저 저항을 구현하기 위하여 폴리실리콘 게이트(18)와 텅스텐 실리사이드(WSix) 게이트(20)로 구성된다.
이러한 적층형 게이트 전극을 갖는 플래쉬 메모리 셀에서 데이터의 저장은 컨트롤 게이트(20)와 기판(10)에 적절한 전압을 인가하여 플로팅 게이트(14)에 전자를 집어넣거나 빼냄으로써 이루어진다.
일반적으로, 게이트 전극의 에지 프로파일(edge profile)은 트랜지스터의 전기적 특성 및 신뢰도에 많은 영향을 미치는 것으로 알려져 있다. 예를 들어, 게이트 전극의 에지 부분이 공정 진행 중에 손상을 입어 날카롭게 형성되면, 그 부분에 전계가 집중되어 누설 전류가 증가하게 되고, 이로 인해 셀 특성의 산포가 불량해지고 신뢰성이 저하되는 문제가 발생한다.
이에 따라, 게이트 전극의 패터닝 후 이전 단계의 식각 공정으로 인해 야기된 게이트 전극의 측벽 손상(damage) 및 기판의 표면 손상을 큐어링(curing)하고 상기 게이트 전극의 바닥 에지 부분을 라운딩시키기 위한 리옥시데이션(re- oxidation) 공정을 통상적으로 실시하고 있다.
상기한 리옥시데이션 공정 동안 실리콘(Si)과 산화제(oxidant)와의 반응에 의해 기판(10)의 표면과 플로팅 게이트(14) 및 컨트롤 게이트(20)의 측면이 산화되어 산화막(26)이 형성된다. 이와 동시에, 상기 터널 산화막(12)의 측면으로 산화제가 침투하여 상기 터널 산화막(12)의 양단부에 버즈비크(bird's beak)가 형성된다. 상기 버즈비크에 의해 터널 산화막(12)의 양단부가 팽창하여 상기 플로팅 게이트(14)의 바닥 에지 부분이 라운딩된다.
상기 버즈비크는 터널 산화막(12)의 양단 부분만이 팽창되도록 형성하는 것이 바람직하지만, 게이트 전극의 선폭이 감소함에 따라 상기 버즈비크에 의해 터널 산화막(12)의 전체 두께가 증가하는 문제가 발생한다. 따라서, 상기 버즈비크의 길이를 줄여서 터널 산화막(12)의 두께 증가를 최소화하여야 한다.
그러나, 건식 산화 또는 습식 산화와 같은 통상의 열산화 방법으로 리옥시데이션 공정을 진행할 경우에는 버즈비크의 길이를 제어하는 데에 한계가 있기 때문에, 실리콘과 산화제와의 반응성이 우수한 라디칼 방식으로 리옥시데이션을 실시하는 방법이 도입되었다.
라디칼 산화 방법은 통상적인 열산화 방법과는 달리 수소(H2) 및 산소(O2)와 같은 소오스 가스를 라디칼 상태(H*, O*)로 활성화시켜서 실리콘과의 산화 반응을 일으키는 방법이다. 라디칼 산화 방법에 의하면 산화 반응이 활발하게 일어날 뿐만 아니라, 산화 반응이 일어나는 곳의 프로파일에 관계없이 전체적으로 균일한 산화 반응이 일어나게 할 수 있다.
따라서, 라디칼 리옥시데이션 공정에 의하면, 활성화된 산소 라디칼이 형성되는 막 내의 댕글링 본드(dangling bond)들을 감소시켜 막의 밀도를 증가시키고, 막 내의 결함들을 감소시켜 고품질의 산화막(26)을 형성할 수 있다.
또한, 라디칼 리옥시데이션 공정에 의하면, 초기에는 산화 반응 속도가 빠르지만 어느 정도 산화막이 성장된 상태에서는 라디칼의 침투가 약해져서 산화막의 성장 속도가 느려지기 때문에, 버즈비크의 길이를 제어하여 터널 산화막(12)의 두께 증가를 최소화할 수 있다.
그러나, 라디칼 리옥시데이션 공정은 다음과 같은 문제점들을 갖는다.
도 2는 실리콘 기판 온도에 따른 산소 분압의 열역학적 반응 안정성을 나타낸 그래프이다.
도 2를 참조하면, 실리콘 기판의 온도가 높아질수록 산화 반응이 일어나는데 필요한 산소 분압(즉, 산소 농도)이 증가하게 된다. 따라서, 일정한 산소 분압에서 실리콘 기판의 온도를 증가시키면 산화 반응이 일어나는데 필요한 산소 농도가 부족하게 되므로, 실리콘(Si)들이 SiO로 기화되는 환원 반응이 일어나게 된다. 그 결과, 실리콘 기판의 표면이 식각되어 도 1에 도시한 바와 같이 플로팅 게이트(14)의 에지 하부에서 실리콘 피팅(A)이 발생하게 된다.
이러한 실리콘 피팅 현상은 웨이퍼의 전면에서 발생하여 헤이즈 형태의 결함으로 작용하게 된다.
또한, 라디칼 리옥시데이션 공정에 의하면 텅스텐 실리사이드 게이트(20)의 측면이 이상 팽창하여 상기 측면에 험프가 발생하게 된다. 이와 같이 텅스텐 실리사이드 게이트(20)에 험프가 발생하면, 인접한 메모리 셀의 게이트 간에 브리지(bridge)가 형성되어 메모리 셀의 전기적 불량(fail)을 유발하게 된다.
상기와 같은 문제점을 해결하기 위한 본 발명의 목적은 반도체 기판의 피팅 및 게이트 험프를 발생시키지 않는 반도체 장치의 제조 방법을 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명에 따른 반도체 장치의 제조 방법에 의하면, 반도체 기판 상에 게이트 전극을 형성한 후, 상기 반도체 기판 및 게이트 전극의 측벽 손상을 큐어링하기 위하여 라디칼 리옥시데이션 공정을 실시하여 상기 반도체 기판 및 게이트 전극의 표면에 산화막을 형성한다.
상기 라디칼 리옥시데이션 공정은 (a) 질소(N2) 가스를 공급하면서 상기 반도체 기판을 제1 온도로 승온시킴과 동시에, 상기 게이트 전극의 표면을 질소 패시베이션 처리하는 단계; (b) 산소(O2) 가스를 공급하면서 상기 반도체 기판을 상기 제1 온도보다 높은 제2 온도로 승온시킴과 동시에, 1차 산화 공정을 실시하는 단계; 및 (c) 상기 제2 온도에서 2차 산화 공정을 실시하는 단계를 포함한다.
상기 라디칼 리옥시데이션 공정은 상기 (b) 단계 후, 상기 산소 가스의 공급을 중지하고 상기 제2 온도를 유지하면서 질소 가스를 공급하는 단계를 더 포함할 수 있다.
또한, 상기 목적을 달성하기 위한 본 발명에 따른 반도체 장치의 제조 방법에 따르면, 게이트 전극이 형성되어 있는 반도체 기판을 라디칼 산화 설비의 반응 챔버로 인입한다. 상기 반응 챔버 내에 질소 가스를 공급하면서 상기 반응 챔버의 온도를 제1 온도로 승온시킴과 동시에, 상기 게이트 전극의 표면을 질소 패시베이션 처리한다. 상기 반응 챔버 내에 산소 가스를 공급하면서 상기 반응 챔버의 온도를 상기 제1 온도보다 높은 제2 온도로 승온시킴과 동시에, 1차 산화 공정을 실시한다. 상기 제2 온도에서 2차 산화 공정을 실시한다. 상기 1차 및 2차 산화 공정을 통해 상기 반도체 기판 및 게이트 전극의 표면에 산화막을 형성하여 상기 반도체 기판 및 게이트 전극의 측벽 손상을 큐어링한다.
또한, 상기 목적을 달성하기 위하여 본 발명은, 반도체 기판 상에 터널 산화막 패턴, 플로팅 게이트, 층간 유전체막 패턴 및 컨트롤 게이트가 순차적으로 적층된 게이트 전극을 형성한다. 상기 반도체 기판 및 게이트 전극의 측벽 손상을 큐어링하기 위하여 라디칼 리옥시데이션 공정을 실시하여 상기 반도체 기판 및 게이트 전극의 표면에 산화막을 형성한다. 상기 라디칼 리옥시데이션 공정은 (a) 질소 가스를 공급하면서 상기 반도체 기판을 제1 온도로 승온시킴과 동시에, 상기 게이트 전극의 표면을 질소 패시베이션 처리하는 단계; (b) 산소 가스를 공급하면서 상기 반도체 기판을 상기 제1 온도보다 높은 제2 온도로 승온시킴과 동시에, 1차 산화 공정을 실시하는 단계; 및 (c) 상기 제2 온도에서 2차 산화 공정을 실시하는 단계를 포함한다.
본 발명은 라디칼 산화 설비의 반응 챔버의 온도를 2단계로 승온시켜 원하는 공정 온도로 조절한다. 이때, 첫 번째 승온 단계에서는 질소 가스를 공급하여 게이트 전극의 표면을 질소 패시베이션 처리하며, 두 번째 승온 단계에서는 산소 가스를 공급하여 산소 농도를 증가시킨 상태에서 1차 산화 공정을 실시한다.
따라서, 게이트 전극의 측벽에 험프가 발생하는 것을 방지하고, 반도체 기판의 피팅 발생을 억제할 수 있다.
이하, 본 발명에 따른 실시예들을 첨부된 도면을 참조하여 상세하게 설명하면 다음과 같다. 그러나, 본 발명은 하기의 실시예들에 한정되지 않고 다른 형태로 구현될 수도 있다. 여기서 소개되는 실시예들은 개시된 내용이 보다 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상과 특징이 충분히 전달될 수 있도록 하기 위해 제공된다. 도면들에 있어서, 각 장치 또는 막(층) 및 영역들의 두께는 본 발명의 명확성을 기하기 위하여 과장되게 도시되었으며, 또한 각 장치는 본 명세서에서 설명되지 아니한 다양한 부가 장치들을 구비할 수 있으며, 막(층)이 다른 막(층) 도는 기판 상에 위치하는 것으로 언급되는 경우, 다른 막(층) 또는 기판 상에 직접 형성되거나 그들 사이에 추가적인 막(층)이 개재될 수 있다.
도 3 내지 도 5를 본 발명에 의한 불휘발성 메모리 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 3을 참조하면, 셸로우 트렌치 소자분리(shallow trench isolation; STI)와 같은 소자분리 공정을 통해 반도체 기판(100)을 액티브 영역과 필드 영역으로 구분한다. 구체적으로, 반도체 기판(100)을 소정 깊이로 식각하여 트렌치를 형성한 후, 상기 트렌치를 채우도록 화학 기상 증착(chemical vapor deposition; CVD) 방법에 의해 산화막을 증착한다. 다음에, 상기 CVD-산화막을 에치백(etch back) 또는 화학 기계적 연마(chemical mechanical polishing; CMP) 방법으로 평탄화하여 상기 트렌치의 내부에만 필드 산화막을 형성한다.
또한, 상기 필드 영역은 통상의 실리콘 부분 산화(Local oxidation of silicon; LOCOS) 공정으로 형성할 수도 있고, 플로팅 게이트와 액티브 영역을 동시에 형성하는 자기정렬된 셸로우 트렌치 소자분리(self-aligned shallow trench isolation; SA-STI) 공정으로 형성할 수도 있다.
이어서, 상기 반도체 기판(100) 상에 산화 공정으로 터널 산화막(즉, 게이트 산화막)(101)을 형성한다.
상기 터널 산화막(101)이 형성된 결과물 상에 플로팅 게이트층(103)으로서, 예컨대 폴리실리콘층(103)을 증착한 후, 통상의 도핑 방법, 예컨대 POCl3 확산, 이온주입, 또는 인-시튜 도핑에 의해 상기 플로팅 게이트층(103)을 고농도의 N형으로 도핑시킨다. 그런 다음, 사진식각 공정으로 상기 필드 영역 상의 플로팅 게이트층(103)을 제거하여 이웃하는 셀의 플로팅 게이트들을 서로 절연시킨다.
상기 플로팅 게이트층(103) 및 기판(100) 상에 층간 유전체막(105)으로서, 예컨대 하부 산화막, 질화막 및 상부 산화막이 순차적으로 적층되어 이루어진 ONO막을 열산화 공정 또는 화학 기상 증착 공정으로 형성한다.
상기 층간 유전체막(105) 상에 컨트롤 게이트층으로서, N+형으로 도핑된 폴 리실리콘층(107) 및 텅스텐 실리사이드층(109)을 차례로 적층한다. 이때, 상기 텅스텐 실리사이드층(109) 대신 코발트 실리사이드층, 티타늄 실리사이드층 또는 탄탈륨 실리사이드층을 사용할 수도 있다.
상기 텅스텐 실리사이드층(109) 상에 게이트 패터닝을 위한 하드 마스크층(111)을 형성한다. 상기 하드 마스크층(111)은 산화막 또는 질화막의 단일막이나 이들의 복합막으로 형성한다.
도 4를 참조하면, 사진식각 공정으로 상기 하드 마스크층(111)을 식각하여 하드 마스크층 패턴(112)을 형성한다.
이어서, 상기 하드 마스크층 패턴(112)을 이용하여 상기 컨트롤 게이트층(107, 109), 층간 유전체막(105) 및 플로팅 게이트층(103)을 차례로 건식 식각한다. 그 결과, 메모리 셀 영역에 플로팅 게이트(104)와 컨트롤 게이트(112)를 구비한 적층형 게이트 전극(115)이 형성된다.
여기서, 참조 부호 102는 터널 산화막 패턴을 나타내고, 참조 부호 106은 층간 유전체막 패턴을 나타낸다. 참조 부호 108은 폴리실리콘층 패턴을 나타내고, 참조 부호 110은 텅스텐 실리사이드층 패턴을 나타낸다.
도 5를 참조하면, 상기한 바와 같이 적층형 게이트 전극(115)의 패터닝을 완료한 후, 결과물의 전면에 리옥시데이션 공정을 실시하여 상기 기판(100) 및 게이트 전극(115)의 표면에 산화막(116)을 형성한다. 구체적으로, 상기 산화막(116)은 노출된 기판(100)의 표면 및 상기 게이트 전극(115)의 측벽 상에 형성된다.
상기 리옥시데이션 공정은 이전 단계의 식각 공정으로 인해 야기된 게이트 전극(115)의 측벽 손상 및 게이트 전극(115)의 에지 하부에서의 기판(100)의 손상을 큐어링하고 상기 게이트 전극(115)의 바닥 에지 부분을 라운딩시켜 셀 특성 산포 및 신뢰성을 향상시키기 위하여 수행된다.
상기 리옥시데이션 공정은 라디칼 산화 방법으로 진행한다.
라디칼 산화 방법은 소오스 가스가 라디칼 상태가 될 수 있도록 통상적인 열산화 방법에 비해 저압 조건에서 실시한다. 즉, 약 850∼900℃의 고온, 약 0.5∼2mTorr의 저압 및 일정한 가스 분압비의 조건에서 반응 챔버 내에 수소(H2) 가스 및 산소(O2) 가스를 공급하면, 상기 가스들이 라디칼 상태(H*, O*)로 활성화되어 실리콘과의 산화 반응이 일어난다.
라디칼 방식으로 리옥시데이션 공정을 수행하면, 피산화 물질의 종류에 관계없이 산화 반응성이 우수하기 때문에 형성되는 막 내의 댕글링 본드 및 결함들을 감소키며 고품질의 산화막(116)을 형성할 수 있으며, 산화 반응이 일어나는 곳의 프로파일에 관계없이 전체적으로 균일한 산화 반응이 일어나기 때문에 균일한 두께를 갖는 산화막(116)을 형성할 수 있다.
또한, 라디칼 리옥시데이션 공정에 의하면, 초기에는 산화 반응 속도가 빠르지만 어느 정도 산화막(116)이 성장된 상태에서는 라디칼의 침투가 약해져서 산화막(116)의 성장 속도가 느려지기 때문에, 버즈비크의 길이를 제어하여 터널 산화막 패턴(102)의 두께 증가를 최소화할 수 있다.
그러나, 라디칼 방식으로 리옥시데이션 공정을 진행하면, 전술한 바와 같이 반도체 기판의 표면에 피팅이 발생하고 텅스텐 실리사이드 게이트의 측면이 이상 팽창하여 험프가 발생하는 문제들이 있다. 상기 험프가 발생하는 이유는 두가지로 추정할 수 있다.
첫째, 텅스텐 실리사이드가 산소와 반응하여 WxOy와 같은 반응 생성물을 형성하고, 이로 인해 텅스텐 실리사이드 게이트의 측면이 이상 팽창한다.
둘째, 비정질 상태의 텅스텐 실리사이드가 고온에서의 리옥시데이션 공정시 결정화되면서 그레인 경계(grain boundary)를 형성하고, 상기 그레인 경계를 통해 하지막의 그레인들이 이동(migration)되면서 텅스텐 실리사이드 게이트의 측면이 이상 팽창한다.
이러한 험프 현상을 방지하기 위하여 라디칼 산화 설비의 반응 챔버 내에 반도체 기판을 인입할 때 공급하는 질소 가스의 유량을 30L/min 이상으로 증가시키면, 게이트 전극의 측벽을 질소 패시베이션 처리하여 텅스텐 실리사이드가 산소와 반응하는 것을 억제할 수 있고 하지막의 그레인 이동을 억제할 수 있다.
도 6은 텅스텐 실리사이드 게이트의 측벽에 험프가 발생하지 않는 라디칼 리옥시데이션 공정의 레시피이다.
도 6을 참조하면, 약 600℃의 온도를 갖는 라디칼 산화 설비의 반응 챔버 내로 상기 적층형 게이트 전극이 형성되어 있는 반도체 기판을 인입한다(S10).
그런 다음, 상기 반응 챔버 내의 온도를 분당 30℃ 씩 승온하여 약 900℃의 온도를 갖도록 한다(S12). 이때, 상기 반응 챔버 내에 질소 가스를 30L/min 이상의 유량으로 공급한다. 상기 질소 가스는 상기 반도체 기판을 반응 챔버 내로 인입할 때부터 공급하는 것이 바람직하다. 상기 질소 가스는 인입되는 반도체 기판의 표면이 산화되는 것을 방지하고, 상기 적층형 게이트 전극의 측벽을 질소 패시베이션 처리하기 위하여 제공된다.
상기 약 900℃의 온도를 일정 시간 유지하면서 질소 가스를 계속해서 공급하여 반응 챔버 내의 온도 편차를 최소화한다(S14).
이어서, 상기 질소 가스의 공급을 중지하고 상기 반응 챔버 내에 산소 가스 및 수소 가스를 일정 시간 동안 공급한다(S16). 그러면, 상기 가스들이 산소 라디칼(O*) 및 수소 라디칼(H*)로 활성화되어 실리콘과의 산화 반응이 일어남으로써, 원하는 두께의 산화막이 형성된다.
그런 다음, 상기 수소 가스 및 산소 가스의 공급을 중지하고 상기 반응 챔버 내에 질소 가스를 공급하여 상기 산화막을 열처리한다(S18).
상기 공정이 완료되면, 계속적으로 질소 가스를 공급하면서 상기 반응 챔버의 온도를 분당 30℃씩 낮추어 약 600℃의 온도가 되도록 조절한다(S20).
상기 온도가 약 600℃로 유지되면, 상기 질소 가스를 계속적으로 공급하면서 상기 반응 챔버로부터 상기 반도체 기판을 인출한다(S22).
상기한 레시피를 갖는 라디칼 리옥시데이션 공정에 의하면, 반응 챔버의 온도를 공정 온도로 승온시키는 동안 약 30L/min 이상의 질소 가스를 공급하여 게이트 전극의 측벽을 질소 패시베이션 처리한 후, 상기 공정 온도에서 고온 산화 공정을 진행하기 때문에 텅스텐 실리사이드 게이트의 측벽에 험프가 발생하지 않는다.
그러나, 이 경우 약 900℃의 고온에서 산화 반응이 일어나는데 필요한 산소 농도가 부족하기 때문에, 실리콘(Si)이 SiO로 기화되는 환원 반응이 일어나 실리콘 기판의 표면이 식각되어 피팅이 발생하게 된다. 또한, 이러한 피팅 발생을 방지하기 위하여 산소 농도를 증가시키면, 텅스텐 실리사이드 게이트의 측벽에 험프가 발생하는 문제가 다시 유발된다.
따라서, 본 발명은 게이트 전극의 측벽에 험프가 발생하는 것을 방지하고, 실리콘 피팅의 발생을 억제하기 위하여 라디칼 리옥시데이션 공정시 반응 챔버의 온도를 2단계로 승온시켜 원하는 공정 온도로 조절한다. 이때, 첫 번째 승온 단계에서는 질소 가스를 공급하여 게이트 전극의 표면을 질소 패시베이션 처리하고, 두 번째 승온 단계에서는 산소 가스를 공급하여 산소 농도를 증가시킨 상태에서 1차 산화 공정을 실시한다.
도 7은 본 발명에 의한 라디칼 리옥시데이션 공정의 레시피이다.
도 5 및 도 7을 참조하면, 약 600℃의 온도를 갖는 반응 챔버 내로 적층형 게이트 전극(115)이 형성되어 있는 반도체 기판(100)을 인입한다(S50).
그런 다음, 상기 반응 챔버 내의 온도를 분당 30℃ 씩 승온하여 제1 온도, 예를 들어 약 850℃의 온도를 갖도록 한다(S52). 이때, 상기 반응 챔버 내에 약 30L/min 이상의 용량으로 질소 가스를 공급한다.
상기 질소 가스는 상기 기판(100)을 반응 챔버 내로 인입할 때부터 공급하는 것이 바람직하다. 상기 질소 가스는 상기 인입되는 기판(100)의 표면이 산화되는 것을 방지하고, 상기 게이트 전극(115)의 표면을 질소 패시베이션 처리하여 텅스텐 실리사이드 패턴(110)의 측면이 이상 팽창하는 것을 방지하기 위하여 제공된다.
상기한 바와 같이 반응 챔버 내의 온도를 약 850℃로 승온시킨 다음, 상기 온도를 어느 정도 유지하면서 질소 가스를 계속해서 공급하여 상기 반응 챔버 내의 온도 편차를 최소화한다(S54).
이어서, 상기 반응 챔버 내에 산소 가스를 공급하면서 상기 반응 챔버 내의 온도를 분당 약 7.5℃씩 승온하여 제2 온도, 예를 들어 약 900℃의 온도를 갖도록 한다(S56). 이때, 이전 단계에서 공급되어진 질소 가스를 퍼지한 후 상기 산소 가스를 공급할 수도 있고, 상기 질소 가스와 산소 가스를 동시에 공급할 수도 있다.
이와 같이 산소 가스를 공급하면서 반응 챔버의 온도를 제2 온도로 승온시키면, 상기 반응 챔버 내의 산소 농도가 증가한 상태에서 1차 산화 공정이 일어나게 된다.
구체적으로, 도 2에 도시한 그래프에 의하면, 실리콘 기판의 온도가 높아질수록 산화 반응이 일어나는데 필요한 산소 분압(즉, 산소 농도)이 증가한다. 따라서, 산소 농도를 증가시킨 상태에서 상기 반응 챔버의 온도를 900℃로 승온시키면, 상기 산소 가스가 산소 라디칼(O*)로 활성화되어 상기 산소 라디칼(O*)과 실리콘과의 1차 산화 반응이 활발하게 일어난다. 그 결과, 기판(100)의 표면에 피팅을 발생시키지 않으면서 상기 기판(100)과 게이트 전극(115)의 표면에 산화막(116)이 얇게 형성된다.
또한, 이전 단계(S52) 단계에서 게이트 전극(115)의 표면을 질소 패시베이션 처리하였기 때문에, 산소 농도를 증가시킨 상태에서 1차 산화 공정을 실시하더라도 텅스텐 실리사이드층 패턴(110)의 측면이 이상 팽창하는 것을 억제할 수 있다.
상기한 바와 같이 반응 챔버의 온도를 900℃로 승온시킨 다음, 상기 산소 가스의 공급을 중지하고 상기 반응 챔버 내에 질소 가스를 주입하면서 약 900℃의 온도를 일정 시간 유지함으로써, 상기 반응 챔버 내의 온도 편차를 최소화한다(S58). 이때, 상기 질소 가스는 상기 첫 번째 승온 단계에서와 마찬가지로 상기 적층형 게이트 전극(115)의 표면을 질소 패시베이션 처리하기 위하여 제공된다.
그런 다음, 상기 질소 가스의 공급을 중지하고 상기 반응 챔버 내에 산소 가스 및 수소 가스를 일정 시간 동안 공급한다(S60). 구체적으로, 산소 가스를 먼저 공급한 후 수소 가스를 공급하면, 상기 가스들이 산소 라디칼(O*) 및 수소 라디칼(H*)로 활성화되어 2차 산화 공정이 일어난다. 그러면, 상기 1차 산화 공정에 의해 기판(100) 및 게이트 전극(115)의 표면에 기 형성되었던 산화막(116)이 상기 기판(100)의 피팅을 억제하는 저지층(blocking layer)의 역할을 함과 동시에, 상기 산화막(116)의 부피 팽창이 일어나 원하는 두께의 산화막으로 성장된다.
라디칼 산화 공정은 소오스 가스로서 산소 가스만을 사용하거나, 산소 가스와 수소 가스를 동시에 사용할 수 있는데, 수소 가스가 공급되는 경우 활성화된 라디칼의 수를 증가시키고 산화막의 품질을 더욱 향상시킬 수 있다.
이어서, 상기 수소 가스 및 산소 가스의 공급을 중지하고 상기 반응 챔버 내에 질소 가스를 공급하여 상기 산화막(116)의 특성을 향상시키기 위한 열처리를 수 행한다(S62).
상기 공정이 완료되면, 계속적으로 질소 가스를 공급하면서 상기 반응 챔버의 온도를 분당 30℃씩 낮추어 약 600℃의 온도가 되도록 조절한다(S64).
상기 온도가 약 600℃로 유지되면, 상기 질소 가스를 계속적으로 공급하면서 상기 반응 챔버로부터 상기 반도체 기판을 인출한다(S66).
상기한 레시피를 갖는 본 발명의 라디칼 리옥시데이션 공정에 의하면, 반응 챔버의 온도를 2단계로 승온시켜 원하는 공정 온도로 조절한다.
첫 번째 승온 단계에서는 질소 가스를 공급하여 게이트 전극의 표면을 질소 패시베이션 처리하기 때문에, 후속의 고온 산화 공정 동안 상기 게이트 전극의 측벽에 험프가 발생하는 것을 방지할 수 있다.
두 번째 승온 단계에서는 산소 가스를 공급하여 산소 농도를 높여주고 1차 산화 공정을 실시한다. 그러면, 높은 산소 농도에 의해 기판의 표면에 피팅을 발생시키지 않으면서 상기 기판과 게이트 전극의 표면에 얇은 산화막이 형성된다.
그런 다음, 2차 산화 공정을 실시하면, 상기 기판의 표면에 기 형성된 얇은 산화막이 기판의 피팅을 방지하는 저지층의 역할을 하면서 원하는 두께로 성장됨으로써, 상기 기판 및 게이트 전극의 측벽 손상을 큐어링하고 상기 게이트 전극의 바닥 에지 부분을 라운딩시킨다.
상술한 바와 같이 본 발명에 따르면, 라디칼 산화 설비의 반응 챔버의 온도를 2단계로 승온시켜 원하는 공정 온도로 조절한다.
첫 번째 승온 단계에서는 질소 가스를 공급하여 게이트 전극의 표면을 질소 패시베이션 처리하며, 두 번째 승온 단계에서는 산소 가스를 공급하여 산소 농도를 증가시킨 상태에서 1차 산화 공정을 실시한다.
따라서, 게이트 전극의 측벽에 험프가 발생하는 것을 방지하고, 반도체 기판의 피팅 발생을 억제할 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (19)

  1. 반도체 기판 상에 게이트 전극을 형성하는 단계; 및
    상기 반도체 기판 및 게이트 전극의 측벽 손상을 큐어링하기 위하여 라디칼 리옥시데이션 공정을 실시하여 상기 반도체 기판 및 게이트 전극의 표면에 산화막을 형성하는 단계를 구비하며,
    상기 라디칼 리옥시데이션 공정은
    (a) 질소(N2) 가스를 공급하면서 상기 반도체 기판을 제1 온도로 승온시킴과 동시에, 상기 게이트 전극의 표면을 질소 패시베이션 처리하는 단계;
    (b) 산소(O2) 가스를 공급하면서 상기 반도체 기판을 상기 제1 온도보다 높은 제2 온도로 승온시킴과 동시에, 1차 산화 공정을 실시하는 단계; 및
    (c) 상기 제2 온도에서 2차 산화 공정을 실시하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  2. 제1항에 있어서, 상기 게이트 전극은 금속 실리사이드층을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  3. 삭제
  4. 제1항에 있어서, 상기 제1 온도는 850℃인 것을 특징으로 하는 반도체 장치의 제조 방법.
  5. 제1항에 있어서, 상기 제2 온도는 900℃인 것을 특징으로 하는 반도체 장치의 제조 방법.
  6. 제1항에 있어서, 상기 라디칼 리옥시데이션 공정은 상기 (b) 단계 후,
    상기 산소 가스의 공급을 중지하고 상기 제2 온도를 유지하면서 질소 가스를 공급하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  7. 제1항에 있어서, 상기 라디칼 리옥시데이션 공정은 상기 (c) 단계에서, 산소 가스와 수소 가스를 연속적으로 공급하여 상기 2차 산화 공정을 실시하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  8. 게이트 전극이 형성되어 있는 반도체 기판을 라디칼 산화 설비의 반응 챔버로 인입하는 단계;
    상기 반응 챔버 내에 질소 가스를 공급하면서 상기 반응 챔버의 온도를 제1 온도로 승온시킴과 동시에, 상기 게이트 전극의 표면을 질소 패시베이션 처리하는 단계;
    상기 반응 챔버 내에 산소 가스를 공급하면서 상기 반응 챔버의 온도를 상기 제1 온도보다 높은 제2 온도로 승온시킴과 동시에, 1차 산화 공정을 실시하는 단계; 및
    상기 제2 온도에서 2차 산화 공정을 실시하는 단계를 구비하며,
    상기 1차 및 2차 산화 공정을 통해 상기 반도체 기판 및 게이트 전극의 표면에 산화막을 형성하여 상기 반도체 기판 및 게이트 전극의 측벽 손상을 큐어링하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  9. 제8항에 있어서, 상기 게이트 전극은 금속 실리사이드층을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  10. 삭제
  11. 제8항에 있어서, 상기 제1 온도는 850℃인 것을 특징으로 하는 반도체 장치의 제조 방법.
  12. 제8항에 있어서, 상기 제2 온도는 900℃인 것을 특징으로 하는 반도체 장치의 제조 방법.
  13. 제8항에 있어서, 상기 1차 산화 공정을 실시하는 단계 후,
    상기 산소 가스의 공급을 중지하고 상기 반응 챔버의 온도를 상기 제2 온도로 유지하면서 질소 가스를 공급하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  14. 제8항에 있어서, 상기 2차 산화 공정을 실시하는 단계에서, 상기 반응 챔버 내에 산소 가스 및 수소 가스를 연속적으로 공급하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  15. 반도체 기판 상에 터널 산화막 패턴, 플로팅 게이트, 층간 유전체막 패턴 및 컨트롤 게이트가 순차적으로 적층된 게이트 전극을 형성하는 단계; 및
    상기 반도체 기판 및 게이트 전극의 측벽 손상을 큐어링하기 위하여 라디칼 리옥시데이션 공정을 실시하여 상기 반도체 기판 및 게이트 전극의 표면에 산화막을 형성하는 단계를 구비하며,
    상기 라디칼 리옥시데이션 공정은
    (a) 질소(N2) 가스를 공급하면서 상기 반도체 기판을 제1 온도로 승온시킴과 동시에, 상기 게이트 전극의 표면을 질소 패시베이션 처리하는 단계;
    (b) 산소(O2) 가스를 공급하면서 상기 반도체 기판을 상기 제1 온도보다 높은 제2 온도로 승온시킴과 동시에, 1차 산화 공정을 실시하는 단계; 및
    (c) 상기 제2 온도에서 2차 산화 공정을 실시하는 것을 특징으로 하는 불휘발성 메모리 장치의 제조 방법.
  16. 삭제
  17. 제15항에 있어서, 상기 제1 온도는 850℃인 것을 특징으로 하는 불휘발성 메모리 장치의 제조 방법.
  18. 제15항에 있어서, 상기 제2 온도는 900℃인 것을 특징으로 하는 불휘발성 메모리 장치의 제조 방법.
  19. 제15항에 있어서, 상기 게이트 전극은 상기 컨트롤 게이트 상에 적층된 하드 마스크층 패턴을 더 구비하는 것을 특징으로 하는 불휘발성 메모리 장치의 제조 방법.
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