KR20090013051A - 반도체 소자의 저온 산화 방법 - Google Patents

반도체 소자의 저온 산화 방법 Download PDF

Info

Publication number
KR20090013051A
KR20090013051A KR1020080072228A KR20080072228A KR20090013051A KR 20090013051 A KR20090013051 A KR 20090013051A KR 1020080072228 A KR1020080072228 A KR 1020080072228A KR 20080072228 A KR20080072228 A KR 20080072228A KR 20090013051 A KR20090013051 A KR 20090013051A
Authority
KR
South Korea
Prior art keywords
substrate
oxygen
chamber
hydrogen
plasma
Prior art date
Application number
KR1020080072228A
Other languages
English (en)
Inventor
타이 쳉 츄아
제임스 피. 크루즈
코리 차르닉
Original Assignee
어플라이드 머티어리얼스, 인코포레이티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 어플라이드 머티어리얼스, 인코포레이티드 filed Critical 어플라이드 머티어리얼스, 인코포레이티드
Publication of KR20090013051A publication Critical patent/KR20090013051A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
    • H01L29/7881—Programmable transistors with only two possible levels of programmation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/02227—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process
    • H01L21/0223—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/02227—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process
    • H01L21/0223—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate
    • H01L21/02233—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate of the semiconductor substrate or a semiconductor layer
    • H01L21/02236—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate of the semiconductor substrate or a semiconductor layer group IV semiconductor
    • H01L21/02238—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate of the semiconductor substrate or a semiconductor layer group IV semiconductor silicon in uncombined form, i.e. pure silicon
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/02227—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process
    • H01L21/02252—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by plasma treatment, e.g. plasma oxidation of the substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/314—Inorganic layers
    • H01L21/316—Inorganic layers composed of oxides or glassy oxides or oxide based glass
    • H01L21/3165—Inorganic layers composed of oxides or glassy oxides or oxide based glass formed by oxidation
    • H01L21/31654—Inorganic layers composed of oxides or glassy oxides or oxide based glass formed by oxidation of semiconductor materials, e.g. the body itself
    • H01L21/31658—Inorganic layers composed of oxides or glassy oxides or oxide based glass formed by oxidation of semiconductor materials, e.g. the body itself by thermal oxidation, e.g. of SiGe
    • H01L21/31662—Inorganic layers composed of oxides or glassy oxides or oxide based glass formed by oxidation of semiconductor materials, e.g. the body itself by thermal oxidation, e.g. of SiGe of silicon in uncombined form
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/511—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures
    • H01L29/513—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures the variation being perpendicular to the channel plane
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66825—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a floating gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02164—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon oxide, e.g. SiO2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02172—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides
    • H01L21/02175—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal
    • H01L21/02181—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal the material containing hafnium, e.g. HfO2

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Plasma & Fusion (AREA)
  • Formation Of Insulating Films (AREA)
  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)

Abstract

본 명세서에서는 반도체 기판상에 산화물층을 제조하는 방법이 제공된다. 몇몇 실시예들에서, 반도체 기판상에 산화물층을 형성하는 방법은 플라즈마 반응기의 진공 챔버에서 기판 지지부상에 산화될 기판을 위치시키는 단계 - 챔버는 기판 지지부로부터 떨어진 이온 발생 영역을 가짐 - ; 약 3:1까지의 수소(H2) 대 산소(O2)의 유속비로 제공되는 수소(H2) 및 산소(O2) 중 적어도 하나 또는 수증기(H2O 증기)를 포함하는 프로세스 가스를 챔버로 주입시키는 단계; 및 실리콘 산화물층을 기판상에 형성하기 위하여 챔버의 이온 발생 영역에서 유도 결합된 플라즈마를 발생시키는 단계를 포함한다.

Description

반도체 소자의 저온 산화 방법{METHODS FOR LOW TEMPERATURE OXIDATION OF A SEMICONDUCTOR DEVICE}
본 발명의 실시예들은 일반적으로 반도체 제조에 관한 것으로서, 특히, 반도체 소자 또는 그것의 컴포넌트들의 산화에 관한 것이다.
반도체 소자들은 이들의 다양한 제조 단계들에서 형성되는 얇은 산화물층들을 요구한다. 예를 들어, 트랜지스터에서, 얇은 게이트 산화물층이 게이트 적층물 구조의 일부로서 형성될 수 있다. 또한, 플래시 메모리 막 적층물의 제조에서와 같은 몇몇 애플리케이션들에서, 산화 프로세스에 적층물을 노출시킴으로써 얇은 산화물막이 전체 게이트 적층물을 둘러싸도록 형성될 수 있다. 그러한 산화물 프로세스들은 종래에는 열적으로 또는 플라즈마를 사용하여 수행되어 왔다.
예를 들어, 게이트 산화물층 또는 게이트 적층물 산화층 등의 산화물층을 형성하는 열적 프로세스들은 과거에 사용된 더 큰 피쳐 크기들의 반도체 소자들의 제조에서 상대적으로 잘 작동하였다. 불행히도, 피쳐 크기들이 매우 작아짐에 따라, 상이한 산화물들이 차세대의 진보한 기술들에서 이용됨에 따라, 열 산화 프로세스들에서 요구되는 높은 웨이퍼 온도는 현재 요구되는 날카로운 접합 한정부 들(definitions)이 보다 높은 온도(예를 들어, 섭씨 약 700도 이상)에서 확산된다는 문제점이 있다. 그러한 접합 한정부들 및 다른 피쳐들의 왜곡은 열악한 소자 성능 또는 고장을 초래할 수 있다.
산화물층들을 형성하는데 사용되는 플라즈마 프로세스들은 유사한 문제점들을 갖는다. 예를 들어, 높은 챔버 압력(예를 들어, 100 mTorr)에서, 오염물들은 형성 동안에 게이트 산화물층에서 축적되고, 댕글링 결합(dangling bond) 또는 이동 전하와 같은 게이트 산화물 구조에서 치명적 결함들을 초래하는 경향이 있으며, 낮은 챔버 압력(예를 들어, 수십 mTorr)에서, 증가된 플라즈마 이온 에너지는 이온 충격 손상 및 다른 확산 문제점들을 초래한다.
예를 들어, 종래의 산화 프로세스들은 종종 새의 부리(bird's beak)로 공지된 결함을 초래한다. 새의 부리는 인접한 층들 사이의 인터페이스에서 측면들로부터 막 적층물 구조의 층들로 산화물층의 확산으로 참조되며, 인접한 층들의 모서리들을 둥그스름하게 한다. 결과적인 결함은 새의 부리와 유사한 프로파일을 갖는다. 산화물층의 메모리 셀(플래시 메모리 애플리케이션들)의 활성 영역으로의 침입은 메모리 셀의 활성 폭을 감소시켜, 셀의 유효 폭을 원치 않게 감소시키고, 플래시 메모리 소자의 성능을 저하시킨다.
따라서, 물질의 적층물들을 산화시키는 개선된 방법이 요구된다.
반도체 기판상에 산화물층을 제조하는 방법이 본 명세서에서 제공된다. 몇몇 실시예들에서, 반도체 기판상에 산화물층을 형성하는 방법은, 플라즈마 반응기의 진공 챔버에 기판 지지부상에 산화될 기판을 위치시키는 단계 - 챔버는 기판 지지부로부터 떨어진 이온 발생 영역을 가짐 - ; 약 3:1까지의 수소(H2) 대 산소(O2)의 유속비로 제공되는 수소(H2) 및 산소(O2) 중 적어도 하나 또는 수증기(H2O 증기)를 포함하는 프로세스 가스를 챔버로 주입시키는 단계; 및 실리콘 산화물층을 기판상에 형성하기 위하여 챔버의 이온 발생 영역에서 유도 결합된 플라즈마를 발생시키는 단계를 포함한다.
몇몇 실시예들에서, 반도체 기판상에 산화물층을 형성하는 방법은, 플라즈마 반응기의 진공 챔버에서 기판 지지부상에 산화될 기판을 위치시키는 단계 - 챔버는 기판 지지부로부터 떨어진 이온 발생 영역을 가짐 - ; 약 3:1까지의 수소(H2) 대 산소(O2)의 유속비로 제공되는 수소(H2) 및 산소(O2) 중 적어도 하나 또는 수증기(H2O 증기)를 포함하는 프로세스 가스를 챔버로 주입시키는 단계; 및 막 적층물상에 실리콘 산화물층을 형성하도록 챔버의 이온 발생 영역에 원격 또는 유사-원격(quasi-remote) 플라즈마를 발생시키는 단계를 포함한다.
몇몇 실시예들에서, 반도체 기판상에 산화물층을 형성하는 방법은, 플라즈마 반응기의 진공 챔버에서 기판 지지부상에 산화될 기판을 위치시키는 단계 - 챔버는 기판 지지부로부터 떨어진 이온 발생 영역을 가짐 - ; 약 3:1까지의 수소(H2) 대 산소(O2)의 유속비로 제공되는 수소(H2) 및 산소(O2) 중 적어도 하나 또는 수증기(H2O 증기)를 포함하는 프로세스 가스를 챔버로 주입시키는 단계; 섭씨 약 700도 미만으로 상기 기판을 유지시키는 단계; 및 막 적층물상에 실리콘 산화물층을 형성하도록 챔버의 이온 발생 영역에 원격 또는 유사-원격(quasi-remote) 플라즈마를 발생시키는 단계를 포함한다.
본 발명의 상기 개시된 특징들이 상세히 이해될 수 있는 방식으로, 특히, 상기에서는 간략히 요약된 본 발명의 보다 상세한 설명이 실시예들을 참조로 하여 이루어질 수 있으며, 실시예들 중 일부는 첨부된 도면들에 개시된다. 그러나, 첨부된 도면들은 본 발명의 전형적인 실시예들만을 개시하며, 따라서, 본 발명의 범위를 제한하도록 고려된 것이 아니고, 본 발명에 대하여 다른 동일한 효과를 갖는 실시예들을 또한 수용할 수 있다.
이해를 용이하게 하기 위하여, 가능하면 도면들에 대하여 공통적인 동일한 엘리먼트들을 나타내기 위하여 동일한 참조 번호들이 사용되었다. 도면들은 크기 조정되어 도시되지 않았으며, 명료성을 위해 간략화될 수 있다. 일실시예의 특징들 및 엘리먼트들이 추가의 설명 없이도 다른 실시예들에 이롭게 통합될 수 있다는 것을 유념하라.
본 발명의 실시예들은 반도체 기판들의 저온 산화를 위한 방법을 제공한다. 본 발명은 바람직하게는 저온에서, 낮은 불순물, 감소된 도펀트 확산 및 감소된 마이크로로딩(microloading) 효과를 갖는 산화물층의 형성을 제공한다.
본 발명의 실시예들은 캘리포니아 산타 클라라의 어플라이드 머티리얼스 사로부터 이용가능한 분리된 플라즈마 질화(DPN: decoupled plasma nitridation) 반응기들과 같은 적절히 구비된 플라즈마 반응기들에서 수행될 수 있다. 다른 적절한 플라즈마 반응기들이 또한 이용될 수 있다. 예를 들어, 도 1은 본 발명의 실시예들에 따른 산화물 형성 프로세스들을 수행하기에 적합한 도식적인 플라즈마 반응기(100)를 도시한다. 반응기(100)는 맥파(pulsed wave) 또는 지속파(CW: continuous wave) RF 전력 발생기에 의해 구동된 유도 결합된 플라즈마 소스 전력 애플리케이터를 통해 저 이온 에너지 플라즈마를 제공할 수 있다. 반응기는 원통형 측벽(112) 및 돔형(도면에 도시된 바와 같은)이거나, 편평하거나, 다른 기하학적 구조를 가질 수 있는 천장부(114)를 갖는 챔버(110)를 포함한다. 플라즈마 소스 전력 애플리케이터는 천장부(114) 위에 배치되고 임피던스 매칭 네트워크(118)를 통해 RF 전력 발생기(120)로 구성된 RF 전력 소스에 결합되는 코일 안테나(116) 및 듀티 사이클을 갖는 펄스 신호에 의해 제어되는 발생기(120)의 출력부에서의 게이트(122)를 포함한다. RF 전력 발생기(120)는 약 50 와트 내지 약 2500 와트의 전력을 제공하도록 구성된다. 원격 RF 또는 마이크로파 플라즈마 소스들과 같은 다른 저 이온 에너지 생성 플라즈마 소스 전력 애플리케이터도 이용될 수 있다는 것을 고려하라.
반응기(100)는 예를 들어, 200 또는 300mm 반도체 웨이퍼 등과 같은 반도체 기판(126)을 고정시키기 위하여 정전 척과 같은 기판 지지 받침대(124) 또는 다른 적절한 기판 지지부를 더 포함한다. 기판 지지 받침대(124)는 통상적으로 기판 지지 받침대(124)의 최상부 표면 아래에 히터(134)와 같은 가열 장치를 포함한다. 히터(134)는 도 1에 도시된 바와 같이 방사상으로 내부 및 외부 가열 엘리먼트들(134a, 134b)을 갖는 듀얼 방사 영역 히터와 같은 단일 또는 다중 영역 히터일 수 있다.
반응기(100)는 챔버의 내부에 결합된 진공 펌프(130) 및 가스 주입 시스템(128)을 더 포함한다. 가스 주입 시스템(128)은 예를 들어, 산소 컨테이너(132), 수소 컨테이너(162), 수증기 컨테이너(168) 등과 같은 하나 이상의 프로세스 가스 소스들에 공급된다. 가스 소스들(예를 들어, 산소 컨테이너(132), 수소 컨테이너(162), 수증기 컨테이너(168))에 개별적으로 결합된 흐름 제어 밸브들(166, 164, 170)은 처리 동안에 챔버의 내부에 프로세스 가스들 또는 프로세스 가스 혼합물들을 선택적으로 제공하도록 이용될 수 있다. 불활성 가스(헬륨, 아르곤 등)와 같은 부가적인 가스들, 가스 혼합물들 등을 제공하기 위한 다른 가스 소스들(미도시)이 또한 제공될 수 있다. 챔버 압력은 진공 펌프(130)의 쓰로틀 밸브(138)에 의해 제어될 수 있다.
게이트(122)에서 펄스형 RF 전력 출력의 듀티 사이클은 출력부가 게이트(122)에 결합되는 펄스 발생기(136)의 듀티 사이클을 제어함으로써 제어될 수 있다. 플라즈마는 코일 안테나(116)에 의해 둘러싸이는 천장부(114) 아래에 체적에 대응하는 이온 발생 영역(140)에서 발생된다. 플라즈마가 기판(126)으로부터 일정 거리에 챔버(110)의 상부 영역에 형성됨에 따라, 플라즈마는 유사-원격 플라즈마로서 참조된다(예를 들어, 플라즈마는 원격 플라즈마 형성의 이점들을 갖지만, 기판(126)과 동일한 프로세스 챔버(110) 내에 형성된다). 대안적으로, 원격 플라즈마가 이용될 수 있고, 이러한 경우에 이온 발생 영역(140)은 챔버(110)의 외부에 배치될 수 있다.
작동시, 플라즈마 반응기(100)는 매우 낮은 결함 밀도, 감소된 새의 부리 등과 같은 감소된 결함들을 갖는 고품질 산화물층들을 증착시키기 위하여 본 발명의 실시예들에 따른 산화 프로세스들을 수행하기 위하여 이용될 수 있다. 결함들은 펄스형 RF 플라즈마의 듀티 사이클을 감소시킴으로써 감소될 수 있다. 프로세스들은 새의 부리를 최소화시키기 위한 현저한 장점인 확산을 제한하는 감소된 온도에서 추가로 수행될 수 있다.
예를 들어, 도 2a-2b는 반도체 기판(202) 위에 형성된 막 적층물(240)을 포함하는 반도체 구조물(200)의 제조의 단계들을 도시한다. 도 3은 본 발명의 실시예들에 따른 산화물층을 형성하기 위한 도식적인 프로세스(300)를 도시한다. 프로세스(300)는 본 명세서에서 예를 들어, 도 2a-2b에 개시된 구조물에 관하여 도시되며, 도 1과 관련하여 상기 개시된 반응기(100)에서 수행될 수 있다.
프로세스(300)는 기판(202)이 산화될 막 적층물(200)을 갖는 기판(202)이 상부에 배치되는 310에서 시작된다. 기판(202)은 일반적으로 도 1의 기판(126)에 대응하며, 일반적으로 플라즈마 반응기(100)의 챔버(110)에서 기판 지지부(124)상에 지지된다. 기판(202)은 직사각형 또는 정사각형 패널들 뿐 아니라 200 또는 300 mm 직경 웨이퍼들과 같은 다양한 치수들을 가질 수 있다. 몇몇 실시예들에서, 막 적층물(202)은 312에서 기판(202) 위에 형성될 수 있으며, 그 후 산화 프로세스를 위하여 챔버(110)에 제공된다. 예를 들어, 막 적층물(202)은 플라즈마 반응기(100)가 또한 결합되는 클러스터 툴에 결합된 하나 이상의 프로세스 챔버들에서 제조될 수 있다. 적절한 클러스터 툴의 일예는 캘리포니아 산타클라라의 어플라이드 머티리얼스사로부터 이용가능한 Gate Stack CENTURA®이다.
기판(202)은 결정형 실리콘(예를 들어, Si<100> 또는 Si<111>), 실리콘 산화물, 스트레인드(strained) 실리콘, 실리콘 게르마늄, 도핑된 또는 도핑되지 않은 폴리실리콘, 도핑된 또는 도핑되지 않은 웨이퍼들, 패터닝된 또는 패터닝되지 않은 웨이퍼들, 절연체 상 실리콘(SOI), 탄소 도핑된 실리콘 산화물들, 실리콘 질화물, 도핑된 실리콘, 게르마늄, 갈륨 비화물, 유리, 사파이어 등과 같은 물질을 포함할 수 있다.
적층물(200)은 새의 부리의 감소 또는 다른 플라즈마-유도 기판 손상이 요구되는 산화될 물질들의 임의의 적층물일 수 있다. 예를 들어, 플래시 메모리 애플리케이션들에서와 같은 몇몇 실시예들에서, 적층물(200)은 터널 산화물층(204), 부동 게이트층(206), 인터폴리 유전체(IPD: Interpoly Dielectric)(210)(IPD의 비제한적 실시예는 다중층이며, 산화물층(212), 질화물층(214) 및 산화물층(216)을 포함하는 ONO 층이 도 2a-2b에 도식적으로 보여짐)를 포함하는 단일 또는 다중층 유전층, 및 제어 게이트층(220)을 포함하는 플래시 메모리 셀의 게이트 적층물일 수 있다. 산화물층들(204, 212, 216)은 실리콘 산화물(SiO2), 실리콘 산화질화물(SiON) 등과 같이 통상적으로 실리콘 및 산소를 포함한다. 질화물층(214)은 통상적으로 실리콘 질화물(SiN) 등과 같이 실리콘 및 질소를 포함한다. 몇몇 실시예들에서, SiO2/Al2O3/SiO2를 포함하는 다중층이 또한 IPD층(210)으로서 사용될 수 있다. 부동 게이트층(206) 및 제어 게이트층(220)은 통상적으로 폴리실리콘, 금속 등과 같은 도전성 물질을 포함한다. 동적 랜덤 액세스 메모리(DRAM) 금속 전극/폴리실리콘 게이트 적층물들, 비휘발성 메모리(NVM: Non-volatile Memory)를 위한 전하 트랩 플래시(CTF: Charge Trap Flash) 등과 같은 다른 애플리케이션의 막 적층물들이 본 명세서에서 제공되는 이론에 따라 바람직하게 산화될 수 있다는 것을 유념하라. DRAM 금속 전극은 통상적으로 텅스텐과 폴리실리콘층들 사이에 티타늄 질화물(TiN) 또는 텅스텐 질화물(WN)의 삽입층을 갖는 텅스텐(W)이다. 비휘발성 메모리(NVM)를 위한 전하 트랩 플래시(CTF)는 게이트 에칭 이후에 측벽 산화로부터 장점을 가질 수 있는 탄탈룸 질화물(TaN) 또는 티타늄 질화물(TiN)의 금속 전극을 갖는 SiO2/SiN/Al2O3 게이트 적층물을 사용한다.
다음으로, 320에서, 수소 및 산소를 포함하는 프로세스 가스가 챔버(110)에 제공된다. 몇몇 실시예들에서, 320에서 제공되는 프로세스 가스는 324에서 나타나는 바와 같이 산소(O2) 및 수소(H2)를 포함한다. 몇몇 실시예들에서, 수소(H2)는 약 90퍼센트 미만이거나, 제공되는 산소(O2) 및 수소(H2)의 전체 양의 약 75 퍼센트 에 이를 수 있다. 몇몇 실시예들에서, 수소(H2)는 제공되는 산소(O2) 및 수소(H2)의 전체 양의 약 25 내지 75 퍼센트일 수 있다(예를 들어, 약 1:3 내지 3:1의 산소(O2) 대 수소(H2)의 유속비). 산소(O2) 대 수소(H2)의 첨가가 산소(O2)를 단독으로 사용하는 유사한 프로세스들과 비교하여 약 20 퍼센트까지 실리콘 산화물막의 두께를 증가시킬 수 있다는 것이 본 발명자에 의하여 발견되었다.
몇몇 실시예들에서, 프로세스 가스는 322에서 지시된 바와 같이 수증기를 포함할 수 있다. 수증기가 제공되는 일실시예들에서, 수증기는 수소 및/또는 산소 가스 중 적어도 하나와 혼합될 수 있다. 대안적으로, 또는 결합하여, 수증기는 헬륨(He), 아르곤(Ar), 크립톤(kr), 네온(Ne) 등과 같은 적어도 하나의 불활성 가스와 혼합될 수 있다.
몇몇 실시예들에서, 프로세스 가스(또는 가스 혼합물)는 약 100-2000 sccm 또는 약 400 sccm의 전체 유속으로 제공될 수 있다. 예를 들어, 산소(O2) 및 수소(H2)가 제공되는 실시예들에서, 산소(O2) 및 수소(H2)는 상기 개시된 퍼센트 범위에서, 약 100 내지 2000 sccm, 또는 약 400 sccm의 전체 유속으로 제공될 수 있다. 수증기가 제공되는 실시예들에서, 수증기는 하나 이상의 불활성 캐리어 가스들과 함께 약 5 내지 1000 sccm의 유속으로 주입될 수 있다. 필요에 따라, 약 100-2000 sccm의 전체 유속을 제공하고, 약 50 퍼센트 까지의 수증기를 갖는 프로세스 가스 혼합물을 제공하도록 불활성 가스들이 제공된다. 불활성 가스 첨가물들은 또한 이 온화된 산소 및/또는 수소의 재결합을 방지하기 위하여 H2/O2 혼합물과 함께 사용될 수 있다. 활성화된 2원자성 분자들은 통상적으로 플라즈마에서 그들 자신과 함께 재조합되는 경향이 있어, 불활성 가스들의 첨가물(Ar, He, Kr, Ne 등)은 더 높은 산화율을 용이하게 할 수 있다.
다음으로, 330에서, 플라즈마는 막 적층물(200) 위에 산화물층(230)을 형성하기 위하여 챔버(110) 내에 프로세스 가스들로부터 발생된다. 플라즈마는 천장부(114) 위에 배치된 코일 안테나(116)로부터 RF 에너지의 유도성 결합을 통해 챔버(110)의 이온 발생 영역(140)에 형성되어, 바람직하게 낮은 이온 에너지(예를 들어, 펄스형 플라즈마에 대하여 약 5eV 미만 및 CW 플라즈마에 대하여 15eV 미만)를 제공한다. 플라즈마의 낮은 이온 에너지는 이온 충격 손상을 제한하며, 적층물의 측벽들의 산화를 용이하게 하는 반면, 그것의 층들 사이에 산소의 확산을 제한하여 새의 부리를 감소시킨다.
몇몇 실시예들에서, 약 25 내지 5000 와트의 전력이 플라즈마를 형성하기에 적합한 주파수에서 코일 안테나(16)에 제공될 수 있다(예를 들어, MHz 또는 GHz 범위, 또는 약 13.56 MHz 이상). 전력은 약 2 내지 70 퍼센트의 듀티 사이클로 지속파 또는 맥파 모드로 제공될 수 있다.
예를 들어, 몇몇 실시예들에서, 플라즈마는 연속적인 "온(on)" 시간 동안에 발생될 수 있으며, 플라즈마의 이온 에너지는 연속적인 "오프(off)" 간격 동안에 붕괴하도록 허용된다. "오프" 간격들은 연속적인 "온" 간격들을 분리시키며, "온" 및 "오프" 간격들은 제어가능한 듀티 사이클을 형성한다. 듀티 사이클은 미리 결정된 임계치 에너지 미만으로 기판의 표면에서의 운동 이온 에너지를 제한한다. 몇몇 실시예들에서, 미리 결정된 임계치 에너지는 약 5eV 이하이다.
예를 들어, 펄스형 RF 전력의 "온" 시간 동안에, 플라즈마 에너지가 증가하고, "오프" 시간 동안에는 감소한다. 짧은 "온" 시간 동안에, 플라즈마는 코일 안테나(116)에 의해 둘러싸인 체적에 대략 대응하는 이온 발생 영역(140)에서 발생된다. 이온 발생 영역(140)은 기판(126) 위에 현저한 거리(LD)만큼 상승된다. "온" 시간 동안에 천장부(114) 근처의 이온 발생 영역(140)에서 발생되는 플라즈마는 "오프" 시간 동안에 기판(126)을 향해 평균 속도(VD)로 표류한다. "오프" 시간 동안에, 가장 빠른 전자들이 챔버 벽으로 확산하여, 플라즈마가 냉각되게 한다. 가장 강력한 전자들은 플라즈마 이온 표류 속도(VD)보다 매우 빠른 속도로 챔버 벽들로 확산한다. 따라서, "오프" 시간 동안에, 플라즈마 이온 에너지는 기판(126)에 이온들이 도달하기 전에 현저히 감소한다. 다음 "온" 시간 동안에, 보다 많은 플라즈마가 이온 발생 영역(140)에서 생성되고, 전체 사이클은 반복된다. 결과적으로, 기판(126)에 도달하는 플라즈마 이온들의 에너지는 현저히 감소된다. 챔버 압력의 더 낮은 범위에서, 즉, 10 mT 이하에서, 펄스형 RF 경우의 플라즈마 에너지는 계속 RF의 경우보다 현저히 감소된다.
펄스형 RF 전력 파형의 "오프" 시간 및 이온 발생 영역(140)과 기판(126) 사이의 거리(LD)는 이온 발생 영역(140)에서 발생된 플라즈마가 기판(126)에 도달하면 적은 이온 충격 손상 또는 결함을 야기하거나 전혀 야기하지 않도록 그것의 에너지의 충분한 양을 손실하도록 허용하기에 충분해야만 한다. 특히, "오프" 시간은 약 2 내지 20 kHz의, 또는 약 10 kHz의 펄스 주파수로 한정되고, "온" 듀티 사이클은 약 5% 내지 20%로 한정된다. 따라서, 몇몇 실시예들에서, "온" 간격은 약 5-50 마이크로초, 또는 약 20 마이크로초로 지속될 수 있으며, "오프" 간격은 약 50-95 마이크로초, 또는 약 80 마이크로초로 지속될 수 있다.
몇몇 실시예들에서, 이온 발생 영역-대-기판 거리(LD)는 약 2 cm를 초과하거나 또는 약 2-20 cm이다. 이온 발생 영역-대-기판 거리(LD)는 펄스형 RF 전력 파형의 단일 "오프" 시간 동안에 플라즈마 이온들에 의해 이동된 "오프 시간 곱하기 거리(VD)와 대략 동일(또는 초과)할 수 있다.
지속파 및 맥파 모드에서, 330에서 발생된 플라즈마는 바람직하게 챔버 내부에 산소 및 수소 이온들의 폐열 발전의 균형을 맞추고, 이온 충격 유도 손상 또는 확산 손상(예를 들어, 새의 부리)을 방지하기 위하여 이온 에너지의 제어로 이온들의 반응성의 손실을 제한하기에 충분히 기판에 가깝다.
330에서 발생된 플라즈마는 낮은 압력 프로세스에서 형성될 수 있어, 오염물 유도 결함들의 가능성을 감소시킨다. 예를 들어, 몇몇 실시예들에서, 챔버(110)는 약 1 내지 500 mTorr의 압력에서 유지될 수 있다. 또한, 그러한 낮은 챔버 압력 레벨에서 기대될 수 있는 이온 충격-유도 결함들은 유사-원격 플라즈마 소스를 사용함으로써, 그리고 선택적으로 상기 개시된 바와 같이 플라즈마 소스 전력을 펄싱 함으로써 제한되거나 방지될 수 있다.
기판은 대략 실온에서(섭씨 약 20도) 또는 섭씨 약 20-750 도의 온도에서, 또는 섭씨 약 700도 미만에서, 또는 섭씨 약 600도 미만에서 유지될 수 있다. 프로세스의 낮은 온도는 플라즈마 조성의 이온 에너지를 감소시키고, 따라서, 적층물(200)의 층들 사이의 산소의 확산을 추가로 제한한다.
산화물층(230)은 5 내지 100 옹스트롬의 두께로 형성될 수 있다. 프로세스(300)는 분당 약 7 내지 50 옹스트롬의, 또는 적어도 분당 약 25 옹스트롬의 성장률을 제공할 수 있다. 본 명세서에 개시된 프로세스(300)는 더 낮은 열적 예산으로 상기 개시된 산화물 성장률 향상을 제공하며, 따라서, 종래의 산화 프로세스들에 비하여 길판의 노출 시간을 감소시킴으로써 확산 효과를 추가로 제한한다. 몇몇 실시예들에서, 프로세스는 약 5 내지 300 초의 주기를 가질 수 있다.
막 적층물(200) 위에 원하는 두께로 산화물층(310)이 형성되면, 프로세스(300)는 종료된다. 기판(202)은 후속하여, 필요에 따라, 그 위에 제조되고 있는 구조물을 완성하기 위하여 추가로 처리될 수 있다.
따라서, 기판상에 또는 상부에 배치된 막 적층물상에 산화물층을 형성하기 위한 프로세스들의 실시예들이 본 명세서에서 제공되었다. 프로세스들은 바람직하게는 낮은 불순물, 감소된 도펀트 확산, 및 감소된 마이크로로딩 효과들을 갖는, 낮은 온도에서의 산화물층의 형성을 제공한다. 따라서, 본 발명은 산화 단계 이전에 사용될 수 있는 프로세스들의 증가된 타입 및 더 큰 프로세스 윈도우를 용이하게 한다. 예를 들어, 산화 프로세스 동안의 더 낮은 온도의 사용은 산화 단계 이 전에 형성된 막 구조물들의 불안정성, 게이트 적층물 상에 금속 전극들의 산화, 또는 산화 단계 이전에 수행된 처리 단계들에 대한 도펀트 확산 문제를 야기하지 않을 것이므로 바람직하다. 큰 프로세스 윈도우는 낮은 온도에서의 고품질 산화물막의 성장을 보장하며, 오염물 또는 이온 충격 손상 또는 확산으로 야기된 결함들로부터 자유롭다.
본 발명이 플래시 메모리 막 적층물을 참조로 하여 상기 설명되었으나, 본 발명은 또한 다른 트랜지스터 게이트 적층물들, 다른 물질 적층물들을 산화시키는데, 또는 다양한 다른 애플리케이션들에서 기판상에 산화물층들을 형성하는데 바람직하게 사용될 수 있다.
전술한 것들은 본 발명의 실시예들에 대한 것이지만, 본 발명의 다른 실시예들 및 추가의 실시예들이 본 발명의 근본적인 범위를 벗어나지 않고 보정될 수 있으며, 그 범위는 하기의 청구항들에 의해 결정된다.
도 1은 본 발명의 실시예들을 수행하기에 적합한 플라즈마 반응기를 도시한다.
도 2a-2b는 본 발명의 몇몇 실시예들에 따른 반도체 구조물의 제조의 단계들을 도시한다.
도 3은 본 발명의 몇몇 실시예들에 따른 산화 프로세스의 흐름도를 도시한다.

Claims (15)

  1. 반도체 기판상에 산화물층을 형성하는 방법으로서,
    플라즈마 반응기의 진공 챔버에서 기판 지지부상에 산화될 기판을 위치시키는 단계 - 상기 챔버는 상기 기판 지지부로부터 떨어진 이온 발생 영역을 가짐 - ;
    약 3:1까지의 수소(H2) 대 산소(O2)의 유속비로 제공되는 수소(H2) 및 산소(O2) 중 적어도 하나 또는 수증기(H2O 증기)를 포함하는 프로세스 가스를 상기 챔버로 주입시키는 단계; 및
    실리콘 산화물층을 상기 기판상에 형성하기 위하여 상기 챔버의 상기 이온 발생 영역에서 유도 결합된 플라즈마를 발생시키는 단계
    를 포함하는, 반도체 기판상에 산화물층의 형성 방법.
  2. 제1항에 있어서,
    상기 기판은 복수의 층들을 포함하는 막 적층물을 더 포함하며, 상기 실리콘 산화물층은 상기 적층물상에 형성되는 것을 특징으로 하는 반도체 기판상에 산화물층의 형성 방법.
  3. 제1항 또는 제2항에 있어서,
    상기 프로세스 가스는 수증기(H2O 증기)를 포함하는 것을 특징으로 하는 반 도체 기판상에 산화물층의 형성 방법.
  4. 제3항에 있어서,
    상기 프로세스 가스는 수소(H2) 및 산소(O2) 중 적어도 하나를 더 포함하는 것을 특징으로 하는 반도체 기판상에 산화물층의 형성 방법.
  5. 제1항 또는 제2항에 있어서,
    상기 프로세스 가스는 적어도 하나의 불활성 가스를 더 포함하는 것을 특징으로 하는 반도체 기판상에 산화물층의 형성 방법.
  6. 제1항 또는 제2항에 있어서,
    상기 프로세스 가스는 수소(H2) 및 산소(O2)를 포함하는 것을 특징으로 하는 반도체 기판상에 산화물층의 형성 방법.
  7. 제6항에 있어서,
    상기 프로세스 가스는 약 1:3 내지 3:1의 유속비로 제공되는 수소(H2) 및 산소(O2)를 포함하는 것을 특징으로 하는 반도체 기판상에 산화물층의 형성 방법.
  8. 제6항에 있어서,
    상기 프로세스 가스는 약 3:1까지의 수소(H2) 대 산소(O2)의 유속비로 제공되는 수소(H2) 및 산소(O2)를 포함하는 것을 특징으로 하는 반도체 기판상에 산화물층의 형성 방법.
  9. 제1항 또는 제2항에 있어서,
    섭씨 약 700도 미만으로 상기 기판을 유지시키는 단계를 더 포함하는 것을 특징으로 하는 반도체 기판상에 산화물층의 형성 방법.
  10. 제1항 또는 제2항에 있어서,
    섭씨 약 600도 이하로 상기 기판을 유지시키는 단계를 더 포함하는 것을 특징으로 하는 반도체 기판상에 산화물층의 형성 방법.
  11. 제1항 또는 제2항에 있어서,
    상기 챔버의 압력은 약 5 내지 500 mTorr로 유지되는 것을 특징으로 하는 반도체 기판상에 산화물층의 형성 방법.
  12. 제1항 또는 제2항에 있어서,
    상기 실리콘 산화물 막은 약 7-50 옹스트롬/분의 성장률을 갖는 것을 특징으로 하는 반도체 기판상에 산화물층의 형성 방법.
  13. 제1항 또는 제2항에 있어서,
    상기 유도 결합된 플라즈마를 발생시키는 단계는 펄스형(pulsed) 플라즈마 소스 전력을 제공하는 단계를 더 포함하는 것을 특징으로 하는 반도체 기판상에 산화물층의 형성 방법.
  14. 제13항에 있어서,
    약 2-70 퍼센트의 듀티 사이클 및 약 5-20 kHz의 펄스 주파수에서 상기 플라즈마 소스 전력을 펄스화시키는 단계를 더 포함하는 것을 특징으로 하는 반도체 기판상에 산화물층의 형성 방법.
  15. 제1항 또는 제2항에 있어서,
    상기 이온 발생 영역은 상기 기판 지지부로부터 약 2-20 cm에 배치되는 것을 특징으로 하는 반도체 기판상에 산화물층의 형성 방법.
KR1020080072228A 2007-07-30 2008-07-24 반도체 소자의 저온 산화 방법 KR20090013051A (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US11/830,140 2007-07-30
US11/830,140 US7645709B2 (en) 2007-07-30 2007-07-30 Methods for low temperature oxidation of a semiconductor device

Related Child Applications (1)

Application Number Title Priority Date Filing Date
KR1020110010563A Division KR20110018408A (ko) 2007-07-30 2011-02-07 반도체 소자의 저온 산화 방법

Publications (1)

Publication Number Publication Date
KR20090013051A true KR20090013051A (ko) 2009-02-04

Family

ID=40338567

Family Applications (2)

Application Number Title Priority Date Filing Date
KR1020080072228A KR20090013051A (ko) 2007-07-30 2008-07-24 반도체 소자의 저온 산화 방법
KR1020110010563A KR20110018408A (ko) 2007-07-30 2011-02-07 반도체 소자의 저온 산화 방법

Family Applications After (1)

Application Number Title Priority Date Filing Date
KR1020110010563A KR20110018408A (ko) 2007-07-30 2011-02-07 반도체 소자의 저온 산화 방법

Country Status (4)

Country Link
US (1) US7645709B2 (ko)
JP (1) JP2009033179A (ko)
KR (2) KR20090013051A (ko)
TW (1) TWI553734B (ko)

Families Citing this family (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7947561B2 (en) * 2008-03-14 2011-05-24 Applied Materials, Inc. Methods for oxidation of a semiconductor device
US8435906B2 (en) * 2009-01-28 2013-05-07 Applied Materials, Inc. Methods for forming conformal oxide layers on semiconductor devices
JP5595481B2 (ja) * 2009-03-31 2014-09-24 アプライド マテリアルズ インコーポレイテッド 選択的窒素化の方法
US8481433B2 (en) 2009-03-31 2013-07-09 Applied Materials, Inc. Methods and apparatus for forming nitrogen-containing layers
US8043981B2 (en) * 2009-04-21 2011-10-25 Applied Materials, Inc. Dual frequency low temperature oxidation of a semiconductor device
US20100297854A1 (en) * 2009-04-22 2010-11-25 Applied Materials, Inc. High throughput selective oxidation of silicon and polysilicon using plasma at room temperature
WO2010147937A2 (en) * 2009-06-15 2010-12-23 Applied Materials, Inc. Enhancing nand flash floating gate performance
WO2011032854A2 (en) * 2009-09-18 2011-03-24 Oerlikon Solar Ag, Truebbach A method for manufacturing a photovoltaic device
WO2011097178A2 (en) * 2010-02-02 2011-08-11 Applied Materials, Inc. Methods for nitridation and oxidation
CN102108484B (zh) * 2011-01-18 2012-07-04 厦门建霖工业有限公司 一种双层抗菌镀层的制备方法
US20120326230A1 (en) * 2011-06-22 2012-12-27 International Business Machines Corporation Silicon on insulator complementary metal oxide semiconductor with an isolation formed at low temperature
US9054048B2 (en) 2011-07-05 2015-06-09 Applied Materials, Inc. NH3 containing plasma nitridation of a layer on a substrate
US8993458B2 (en) 2012-02-13 2015-03-31 Applied Materials, Inc. Methods and apparatus for selective oxidation of a substrate
DE102015109786A1 (de) * 2015-06-18 2016-12-22 Osram Opto Semiconductors Gmbh Verfahren zur Herstellung eines optoelektronischen Halbleiterbauelements sowie optoelektronisches Halbleiterbauelement
US10020186B2 (en) * 2016-07-29 2018-07-10 Applied Materials, Inc. Silicon germanium selective oxidation process
JP6304410B2 (ja) * 2017-01-26 2018-04-04 富士通セミコンダクター株式会社 半導体装置の製造方法
US10622214B2 (en) 2017-05-25 2020-04-14 Applied Materials, Inc. Tungsten defluorination by high pressure treatment
JP6947914B2 (ja) 2017-08-18 2021-10-13 アプライド マテリアルズ インコーポレイテッドＡｐｐｌｉｅｄ Ｍａｔｅｒｉａｌｓ，Ｉｎｃｏｒｐｏｒａｔｅｄ 高圧高温下のアニールチャンバ
US10276411B2 (en) 2017-08-18 2019-04-30 Applied Materials, Inc. High pressure and high temperature anneal chamber
JP7112490B2 (ja) 2017-11-11 2022-08-03 マイクロマテリアルズ エルエルシー 高圧処理チャンバのためのガス供給システム
JP2021503714A (ja) 2017-11-17 2021-02-12 アプライド マテリアルズ インコーポレイテッドＡｐｐｌｉｅｄ Ｍａｔｅｒｉａｌｓ，Ｉｎｃｏｒｐｏｒａｔｅｄ 高圧処理システムのためのコンデンサシステム
CN108447770B (zh) * 2018-03-08 2020-07-28 清华大学 二氧化硅薄膜的制备方法
EP3762962A4 (en) 2018-03-09 2021-12-08 Applied Materials, Inc. HIGH PRESSURE ANNEALING PROCESS FOR METAL-BASED MATERIALS
US10950429B2 (en) 2018-05-08 2021-03-16 Applied Materials, Inc. Methods of forming amorphous carbon hard mask layers and hard mask layers formed therefrom
US10790183B2 (en) 2018-06-05 2020-09-29 Applied Materials, Inc. Selective oxidation for 3D device isolation
US10748783B2 (en) 2018-07-25 2020-08-18 Applied Materials, Inc. Gas delivery module
WO2020117462A1 (en) 2018-12-07 2020-06-11 Applied Materials, Inc. Semiconductor processing system
US11901222B2 (en) 2020-02-17 2024-02-13 Applied Materials, Inc. Multi-step process for flowable gap-fill film

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS59229887A (ja) * 1983-06-11 1984-12-24 Nippon Telegr & Teleph Corp <Ntt> トンネル型ジヨセフソン接合素子の製法及びそれに使用する装置
JPH05343391A (ja) 1992-06-04 1993-12-24 Fujitsu Ltd 半導体装置の製造方法
JP3231426B2 (ja) * 1992-10-28 2001-11-19 富士通株式会社 水素プラズマダウンフロー処理方法及び水素プラズマダウンフロー処理装置
TW520453B (en) * 1999-12-27 2003-02-11 Seiko Epson Corp A method to fabricate thin insulating films
US6596653B2 (en) * 2001-05-11 2003-07-22 Applied Materials, Inc. Hydrogen assisted undoped silicon oxide deposition process for HDP-CVD
JP2003086569A (ja) * 2001-09-12 2003-03-20 Tokyo Electron Ltd プラズマ処理方法
JP2004095918A (ja) * 2002-08-30 2004-03-25 Fasl Japan Ltd 半導体記憶装置及び半導体装置の製造方法
JP4694108B2 (ja) * 2003-05-23 2011-06-08 東京エレクトロン株式会社 酸化膜形成方法、酸化膜形成装置および電子デバイス材料
US6958112B2 (en) * 2003-05-27 2005-10-25 Applied Materials, Inc. Methods and systems for high-aspect-ratio gapfill using atomic-oxygen generation
WO2005083795A1 (ja) * 2004-03-01 2005-09-09 Tokyo Electron Limited 半導体装置の製造方法及びプラズマ酸化処理方法
US7229931B2 (en) * 2004-06-16 2007-06-12 Applied Materials, Inc. Oxygen plasma treatment for enhanced HDP-CVD gapfill
KR101088233B1 (ko) 2004-08-13 2011-11-30 도쿄엘렉트론가부시키가이샤 반도체 장치의 제조 방법, 플라즈마 산화 처리 방법 및 플라즈마 처리 장치
KR100580587B1 (ko) * 2004-09-07 2006-05-16 삼성전자주식회사 반도체 장치의 제조 방법
US20060105114A1 (en) * 2004-11-16 2006-05-18 White John M Multi-layer high quality gate dielectric for low-temperature poly-silicon TFTs
JP4718189B2 (ja) * 2005-01-07 2011-07-06 東京エレクトロン株式会社 プラズマ処理方法
US7141514B2 (en) * 2005-02-02 2006-11-28 Applied Materials, Inc. Selective plasma re-oxidation process using pulsed RF source power
US7214628B2 (en) * 2005-02-02 2007-05-08 Applied Materials, Inc. Plasma gate oxidation process using pulsed RF source power
US7972441B2 (en) * 2005-04-05 2011-07-05 Applied Materials, Inc. Thermal oxidation of silicon using ozone

Also Published As

Publication number Publication date
TW200913069A (en) 2009-03-16
TWI553734B (zh) 2016-10-11
JP2009033179A (ja) 2009-02-12
KR20110018408A (ko) 2011-02-23
US20090035952A1 (en) 2009-02-05
US7645709B2 (en) 2010-01-12

Similar Documents

Publication Publication Date Title
US7645709B2 (en) Methods for low temperature oxidation of a semiconductor device
US9431237B2 (en) Post treatment methods for oxide layers on semiconductor devices
US8207044B2 (en) Methods for oxidation of a semiconductor device
EP2449579B1 (en) Methods of forming oxide layers on substrates
US8043981B2 (en) Dual frequency low temperature oxidation of a semiconductor device
US7217659B2 (en) Process for producing materials for electronic device
JP4429300B2 (ja) 電子デバイス材料の製造方法
JP6141356B2 (ja) 半導体デバイス上に共形酸化物層を形成するための方法
US20100297854A1 (en) High throughput selective oxidation of silicon and polysilicon using plasma at room temperature
US20110189860A1 (en) Methods for nitridation and oxidation
US8163626B2 (en) Enhancing NAND flash floating gate performance
US11569245B2 (en) Growth of thin oxide layer with amorphous silicon and oxidation
TWI442474B (zh) 用於在半導體裝置上形成共形氧化層的方法
KR20080019982A (ko) 반도체 장치의 제조 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E601 Decision to refuse application
J201 Request for trial against refusal decision
A107 Divisional application of patent
J301 Trial decision

Free format text: TRIAL DECISION FOR APPEAL AGAINST DECISION TO DECLINE REFUSAL REQUESTED 20110110

Effective date: 20120905