JP6141356B2 - 半導体デバイス上に共形酸化物層を形成するための方法 - Google Patents

半導体デバイス上に共形酸化物層を形成するための方法 Download PDF

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Description

本発明の実施形態は、一般的には、半導体製造に関係し、より詳しくは、共形酸化物層を形成するために半導体デバイス又はその構成要素の酸化に関係する。
半導体デバイスは、その製造の様々なステージにおいて形成される薄い酸化物層を必要とする。例えば、トランジスタでは、下記にさらに説明するように、側壁を含むゲートスタック構造の一部として、薄いゲート酸化物層を形成する場合がある。加えて、フラッシュメモリ膜スタックの製造においてなどの、ある応用例では、例えば、酸化プロセスにスタックを曝すことを介して、薄い酸化物層を、ゲートスタック全体を囲んで形成する場合がある。かかる酸化プロセスは、従来いずれか熱的に又はプラズマを使用して行われてきている。
酸化物層、例えば、ゲート酸化物層又はゲートスタック酸化層を形成するための熱プロセスは、過去に使用していたより大きなフィーチャサイズの半導体デバイスの製造において比較的うまく働いていた。都合の悪いことに、フィーチャサイズがはるかに小さくなりつつあり、次世代の先端技術では違った酸化膜を採用するので、熱酸化プロセスにおいて必要な高いウェーハ温度又は高い基板温度は、シリコンウェーハ中のドーパント(ドープしたウェル及び接合)が(例えば、約700℃より上の)より高い温度で拡散するという点で、問題がある。かかるドーパントプロファイル及び他のフィーチャの変形が、悪いデバイス性能又は不良を引き起こすことがある。
酸化物層を形成するために使用するプラズマプロセスは、類似の問題を有する。例えば、高いチャンバ圧力(例えば、100mTorr)においては、汚染が、形成中にゲート酸化物層中に蓄積する傾向があり、ダングリングボンド又は可動電荷などのゲート酸化物構造中の致命的な欠陥を引き起こし、低いチャンバ圧力(例えば、数10mTorr)においては、プラズマイオンエネルギーの増加が、イオン照射損傷及び他の拡散問題を引き起こす。例えば、従来の酸化プロセスは、多くの場合バーズビークとして知られる欠陥をもたらす。バーズビークは、近接した層間の界面のところで横からの膜スタック構造の層中への酸化物層の拡散を呼び、近接した層の角を丸める。結果としての欠陥は、鳥の嘴(バーズビーク)に似たプロファイルを有する。(例えば、フラッシュメモリ応用例では)メモリセルの能動領域中への酸化物層の侵入は、メモリセルの能動幅を減少させ、それによって、セルの実効幅を望ましくなく縮小させ、フラッシュメモリデバイスの性能を劣化させる。
現在の低温プラズマプロセスのもう1つの制限は、ウェーハ面又は基板面に平行な表面上に、すなわち、材料の積み重ねられた層によって形成されるゲート及びゲート間に形成されるトレンチなどの構造の頂部及び底部上に優先的に酸化が起きるように見えることである。これは、ウェーハに垂直な酸素イオン及び酸素ラジカルのフラックスのためであると、考えられている。原因に拘わらず、限られた酸化がスタックの側壁上で生じ、結果として、ゲートスタック上に許容できない薄い側壁層及び悪い共形性をもたらす。したがって、半導体基板上に酸化物層を形成するための方法の改善に対する必要性がある。
本発明の1つの態様は、半導体基板上に形成した酸化物層を加工処理する方法に関する。1つ又は複数の実施形態によれば、本方法は、プラズマ反応チャンバ内で基板支持部上にかかる基板を置くことを含む。1つ又は複数の実施形態において利用されるチャンバは、イオン発生領域を含む。本方法は、さらに、チャンバ中にプロセスガスを導入すること又は流すことを含み、イオン発生領域中では、プラズマが、チャンバのイオン発生領域内で生成され、基板上に酸化物層を形成するために使用される。1つ又は複数の実施形態に従って形成されるプラズマは、酸素又は酸素種を含むことができる。1つ又は複数の実施形態では、酸化物層は、基板を積極的に冷却しながら、プラズマから形成される。かかる実施形態では、基板を積極的に冷却することにより、あるプラズマ中に含まれる酸素種の付着係数が増加する。
1つ又は複数の実施形態によれば、基板が約100℃未満の温度に冷却される。限定的な実施形態では、基板が約−50℃〜約100℃の範囲内の温度に冷却される。より限定的実施形態では、基板が約−25℃〜75℃の範囲内の温度に冷却され、さらに限定的な実施形態では、基板が約0℃〜50℃の範囲内の温度に冷却される。
本明細書中で使用するように、用語「積極的に冷却すること」は、基板に近接して冷却流体を流すことを指す。1つの実施形態では、静電チャック(ESC)が、基板に近接して冷却流体を流すために使用される。代替実施形態では、対流ガスがチャンバに供給され、基板に近接して流される。
1つ又は複数の実施形態によれば、基板が、基板支持部を通して冷却剤を流すことによって積極的に冷却される。限定的な実施形態では、冷却剤を、基板と基板支持部との間に循環させる。例えば、限定的な実施形態では、基板が、複数の冷却流路を含む基板の表面との接触を通して冷却されうる。より限定的な実施形態では、基板支持部は、冷却流路に冷却剤を供給するために一連の通路を利用する。かかる実施形態において使用される適切な冷却剤は、ヘリウム、他の希ガス、及びこれらの組み合わせを含む。
1つ又は複数の代替実施形態は、反応チャンバ中に対流ガスを流すことによって基板を積極的に冷却する。限定的な実施形態では、ヘリウムガスが、基板を積極的に冷却するために反応チャンバ中に流される。より限定的な実施形態では、対流ガスが、約500sccm〜約3000sccmの範囲内の流量で反応チャンバ中に流される。1つ又は複数の実施形態において使用する対流ガスは、ヘリウムを含み、1つ又は複数の他の希ガスを含むこともできる。
上記は、本発明のある種のフィーチャをむしろ大ざっぱに概説している。本発明の範囲内の別の構造又はプロセスを修正する又は設計するための根拠として、開示した限定的な実施形態を容易に利用することができることを、当業者なら認識するはずである。かかる等価な構成が別記の特許請求の範囲に述べたような本発明の精神及び範囲から乖離しないことを、当業者ならやはり理解するはずである。
したがって、本発明の上に記述したフィーチャを詳細に理解することが可能な方式で、上に簡潔に要約されている本発明のより明細な説明を、その一部が添付した図面に図示されている実施形態を参照することによって知ることができる。しかしながら、本発明が他の同様に有効な実施形態を許容することができるので、添付した図面が、本発明の典型的な実施形態だけを図示し、それゆえ、本発明の範囲を限定するようには見なされないことに、留意すべきである。
本発明の実施形態によるプラズマ反応装置の図である。 本発明の1つ又は複数の実施形態による半導体構造の製造のステージの図である。 本発明の1つ又は複数の実施形態による半導体構造の製造のステージの図である。 本発明の1つの実施形態において利用する静電チャックの図である。 対流ガス源を組み込んでいるプラズマ反応装置チャンバの図である。 従来技術のプラズマ酸化プロセスによって形成した酸化物層の図である。 本発明の1つ又は複数の実施形態による、プラズマ酸化プロセスによって形成した酸化物層の図である。 本発明の1つ又は複数の実施形態による、プラズマ酸化プロセスによって形成した酸化物層の図である。
本発明の実施形態は、半導体基板の酸化によって共形酸化物層を形成するための方法を提供する。下記に説明する限定的な実施形態を、低温酸化によって形成した酸化物層を参照して説明する。
本明細書中で使用する場合、低温酸化は、約700℃未満の温度における酸化を指す。従来のプラズマ酸化は、基板に伝達されるプラズマパワーのために100℃よりも高い温度で生じる。100℃よりも高い温度においては、酸素イオンフラックスが酸化プロセスを支配し、従って、50nmの幅を有する構造の水平な壁(これは、ゲート及びトレンチの上面及び底面と呼ぶこともできる)上に到達する酸化フラックスと比較して、酸化フラックスの半分だけが垂直な側壁のところに到達する。それ故に、共形性を、側壁上への成長と上面又は底面上への成長との比として定義する場合には、従来のプラズマ酸化は、25Åよりも厚い厚さでたった50%の共形性を実現するだけである。
プラズマ酸化中に、約−50℃〜100℃の範囲内の、例えば、約−25℃〜75℃の限定的な範囲内の、より限定的には約0℃〜50℃の範囲内の温度への基板の積極的な冷却は、シリコン構造の低温酸化によって形成される膜の共形性を改善する。より限定的には、厚さで約100nmよりも薄いより小さなフィーチャの膜共形性を著しく改善する。共形性を、構造の側壁上に形成される膜の厚さと上面及び底面を含む構造の水平な表面上に形成される膜の厚さとの間の比として定義する。本発明の1つ又は複数の実施形態によれば、少なくとも約75%、より詳しくは少なくとも約80%、限定的な実施形態では少なくとも約90%の共形性を実現する。1つ又は複数の実施形態では、上に説明したような方式で処理することによって、低温が、構造の側壁への酸素種の付着係数を増加させると考えられている。
本発明の実施形態を、Santa Clara、CaliforniaのApplied Materials,Inc.から入手可能なDecoupled Plasma Nitridation(DPN)反応装置などの、適切に装備されたプラズマ反応装置内で行うことができる。ラジアルラインスロットアンテナプラズマ装置及びホローカソードプラズマ装置を含むが、これらに限定されない他の適切なプラズマ反応装置を、やはり利用することができる。図1は、本発明の実施形態による酸化物形成プロセスを行うために適した例示的なプラズマ反応装置を描く。反応装置は、連続波(CW)パワー発生装置によって駆動される誘導結合型プラズマ源パワーアプリケータを介して低イオンエネルギープラズマ及び高イオンエネルギープラズマを与えることができる。
図1に示した反応装置11は、円柱状の側壁12、及び(図面に示したような)ドーム型、平面、又は別の1つの幾何学的形状のいずれかとすることができる天井14を有するチャンバ10を含む。プラズマ源パワーアプリケータは、天井14の上方に配置されかつ電源に第1のインピーダンス整合ネットワーク18を通して連結されたコイルアンテナ16を備える。電源は、RFパワー発生装置20及び発生装置20の出力部のところのゲート22を備える。
反応装置は、また、200mmもしくは300mm半導体ウェーハ又はその他などの半導体基板27を保持するための静電チャック又は他の適切な基板支持部とすることができる基板支持ペデスタル26を含む。典型的には、基板支持ペデスタル26の上面の下方に、ヒータ34などの加熱装置がある。ヒータ34を、単一ゾーンヒータ、又は図1に描いたような径方向内側加熱素子及び外側加熱素子34a及び34bを有する二重径方向ゾーンヒータなどの複数のゾーンヒータとすることができる。
加えて、反応装置は、チャンバ10の室内に連結されたガス注入システム28及び真空ポンプ30を含む。ガス注入システム28は、酸素容器32、水素容器62、又は希ガス容器70を含むことができるガス源によって供給される。水蒸気源及び不活性ガス源(図示せず)などの、他のプロセスガス源を含むことができる。1つ又は複数の実施形態では、1つよりも多くのガス源を、利用することができる。流れ制御弁66、64、及び68を、それぞれ、酸素容器32、水素容器62、及び希ガス容器70に連結し、処理中にチャンバ10の室内にプロセスガス又はプロセスガス混合物を選択的に与えるために利用することができる。窒素、ガス状の混合物、又はその他などの他のガス源(図示せず)をさらに設けることができる。チャンバ10内部の圧力を、真空ポンプ30のスロットル弁38によって制御することができる。
出力部がゲート22に連結されているパルス発生装置36のデューティサイクルを制御することによって、ゲート22のところのパルス化したRFパワー出力のデューティサイクルを制御することができる。コイルアンテナ16によって囲まれた天井14下の容積に対応するイオン発生領域39内に、プラズマを発生する。基板27からある距離のところのチャンバ10の上側領域内にプラズマが形成されるので、プラズマは、疑似遠隔プラズマ(例えば、プラズマが、基板27と同じチャンバ10内部で形成されることを除いては、遠隔プラズマ形成の利点を有する)と呼ばれる。
動作では、基板上に形成した酸化物スタックの側壁上に厚くした酸化物層を有する高品質酸化物層を堆積するために、プラズマ反応装置を利用して、本発明の実施形態による酸化プロセスを行なうことができる。
例えば、図2A〜図2Bは、半導体基板202の上方に形成した膜スタック240を含む半導体構造200の製造のステージを表している。1つ又は複数の実施形態では、基板202は、スタック間にトレンチ250を形成する複数の膜スタック240を含むことができる。半導体構造200の製造のために本明細書において説明するプロセスを、例えば、図1に関連して上に説明した反応装置11内で実行することができる。
基板202は、その上に配置された膜スタック240を有する。膜スタック240は、酸化される。基板202は、一般的には、図1の基板27に対応し、プラズマ反応装置11のチャンバ10内の基板支持部26上に一般的には支持される。基板202は、200mm又は300mm直径ウェーハ及び長方形又は正方形のパネルなどの、様々な寸法を有することができる。ある実施形態では、膜スタック240を基板202上に形成することができ、次に、酸化プロセスのためにチャンバ10に設置することができる。例えば、膜スタック240を、クラスタツールに連結されたプラズマ反応装置11をやはり有するクラスタツールに連結された1つ又は複数のプロセスチャンバ内で製造することができる。適切なクラスタツールの一例は、Santa Clara、CaliforniaのApplied Materials,Inc.から入手可能なGate Stack CENTURA(登録商標)である。
基板202は、結晶質シリコン(例えば、Si<100>もしくはSi<111>)、シリコン酸化物、歪シリコン、シリコンゲルマニウム、ドープしたもしくはアンドープの多結晶シリコン、ドープしたもしくはアンドープのシリコンウェーハ、パターン形成したもしくはパターン形成していないウェーハ、シリコンオンインシュレータ(SOI)、炭素ドープのシリコン酸化物、窒化シリコン、ドープしたシリコン、ゲルマニウム、ガリウムヒ素、ガラス、サファイア、又はその他などの材料を包含することができる。
膜スタック240が上に記載した特定の材料に限定されないことを、理解するであろう。したがって、膜スタック240を酸化すべき材料の任意のスタックとすることができる。例えば、フラッシュメモリ応用例におけるような、ある実施形態では、スタック200を、トンネル酸化物層204、フローティングゲート層206、インターポリダイエレクトリック(IPD)210(IPDの非限定的な例は、酸化物層212、窒化物層214、及び酸化物層216を備えた複数層ONO層であり、図2A〜図2Bに例示的に示される)、及びコントロールゲート層220を備えたフラッシュメモリセルのゲートスタックである場合がある。酸化物層204、212、216は、典型的には、シリコン酸化物(SiO)、シリコン酸窒化物(SiON)、又はその他などのシリコン及び酸素を包含する。窒化物層は、典型的には、窒化シリコン(SiN)、又はその他などの、シリコン及び窒素を包含する。ある実施形態では、SiO/Al/SiOを包含する複数層を、IPD層210として使用することもできる。フローティングゲート層206及びコントロールゲート層220は、典型的には、多結晶シリコン、金属、又はその他などの伝導性材料を包含する。ダイナミックランダムアクセスメモリ(DRAM)金属電極/多結晶ゲートスタック、不揮発性メモリ(NVM)用のチャージトラップフラッシュ(CTF)、又はその他などの、他の応用例における膜スタックを、本明細書中において提供する教示に従って有利に酸化することができることが、考えられる。DRAM金属電極は、典型的には、タングステン(W)と多結晶シリコン層との間に窒化チタン(TiN)又は窒化タングステン(WN)の層間層を具備するタングステンである。不揮発性メモリ(NVM)用のチャージトラップフラッシュ(CTF)は、ゲートエッチの後の側壁酸化からやはり利益を得ることができる、窒化タンタル(TaN)又は窒化チタンの金属電極を具備するSiO/SiN/Alゲートスタックを使用する。ある実施形態では、プロセスガスは、水蒸気を含むことができ、1つ又は複数の限定的な実施形態では、水蒸気を水素ガス及び/又は酸素ガスのうちの少なくとも1つと混合することができる。代替で又は組み合わせて、水蒸気を、ヘリウム(He)、アルゴン(Ar)、クリプトン(Kr)、ネオン(Ne)、又はその他などの、少なくとも1つ不活性ガスと混合することができる。
ある実施形態では、プロセスガス(又はガス混合物)を、約100〜2000sccmの全流量で、又は約400sccmで与えることができる。例えば、酸素(O)及び水素(H)の両者を与える実施形態では、酸素(O)及び水素(H)を、上に記載した割合の範囲内で、約100〜2000sccmの全流量で、又は約400sccmで与えることができる。水蒸気を与える実施形態では、ヘリウム、アルゴン、クリプトン、ネオン、又は他の適切な不活性ガスとともに、水蒸気を約5〜1000sccmの流量で導入することができる。約100〜2000sccmの全流量を与え、かつ約50%までの水蒸気を有するプロセスガス混合物を与えるために、不活性ガスを必要に応じて与えることができる。イオン化した酸素及び/又は水素の再結合を防止するために、不活性ガス添加物を、H/O混合物とともに使用することもできる。励起した2原子分子は、典型的には、プラズマ中でそれ自体と再結合する可能性があり、そのため、(Ar、He、Kr、Ne、又はその他などの)不活性ガスの添加は、より高い酸化速度を促進することができる。
膜スタック240を覆う酸化物層230を形成するために、プラズマをチャンバ10内でプロセスガスから発生させる。天井14の上方に配置されたコイルアンテナ16からのRFエネルギーの誘導結合を介して、図1のチャンバ10のイオン発生領域39内で、プラズマを形成し、それによって、(例えば、パルス型プラズマに対して約5eV未満であり、CWプラズマに対して15eV未満である)低いイオンエネルギーを有利なことに与える。プラズマの低いイオンエネルギーは、イオン照射損傷を制限し、膜スタックの層の間の酸素の拡散を制限しながら、膜スタック240の側壁の酸化を促進し、それによって、バーズビークを減少させる。
ある実施形態では、プラズマを形成するために(例えば、MHzもしくはGHz帯で、又は約13.56MHzもしくはそれより大きな)適切な周波数で、約25〜5000ワットのパワーを、コイルアンテナ16に与えることができる。パワーを、連続波モードで又はパルス型モードで与えることができる。1つ又は複数の実施形態では、約2〜70パーセントのデューティーを具備するパルス型モードで、パワーを与えることができる。
例えば、ある実施形態では、連続する「オン」時間中にプラズマを発生させることができ、プラズマのイオンエネルギーが連続する「オフ」区間中に減衰することを可能にすることができる。「オフ」区間は、連続する「オン」区間を分離し、「オン」及び「オフ」区間が、制御可能なデューティサイクルを規定する。デューティサイクルは、基板の表面のところの運動エネルギーを所定のしきい値エネルギーよりも低く制限する。ある実施形態では、所定のしきい値エネルギーは、約5eV以下である。
例えば、パルス型RFパワーの「オン」時間中に、プラズマエネルギーが増加し、「オフ」時間中に減少する。短い「オン」時間中に、コイルアンテナ16によって閉じ込められた容積におおまかに対応するイオン発生領域39内で、プラズマを発生させる。イオン発生領域39を、基板27の上方でかなりの距離LD高くする。「オン」時間中に天井14の近くのイオン発生領域39内で発生したプラズマは、「オフ」時間中に基板27に向けて平均速度VDでドリフトする。各「オフ」時間中に、最も早い電子が、チャンバ壁に拡散し、プラズマを冷却することを可能にする。最も活性化された電子は、プラズマイオンドリフト速度VDよりもはるかに速い速度でチャンバ壁に拡散する。それゆえ、「オフ」時間中に、イオンが基板27に到達する前に、プラズマイオンエネルギーは、著しく減少する。次の「オン」時間中に、より多くのプラズマがイオン発生領域39内で生成され、全体のサイクルがそれ自体を繰り返す。その結果、基板27に到達するプラズマイオンのエネルギーが、著しく小さくなる。チャンバ圧力のより低い範囲、すなわち、10mT付近以下では、パルス型RFのケースのプラズマエネルギーは、連続RFのケースのものよりも非常に小さくなる。
プラズマが、基板27に到達するときに、ほとんど又は何もイオン照射損傷又は欠陥を生じさせないように、パルス型RFパワー波形の「オフ」時間及びイオン発生領域39と基板27との間の距離LDは、両者ともイオン発生領域39内で発生したプラズマがそれ自体のエネルギーの十分な量を失うことを可能にするために十分であるべきである。限定的には、「オフ」時間は、約2〜20kHz、又は約10kHzのパルス周波数及び約5%〜20%の「オン」デューティサイクルによって規定される。したがって、ある実施形態では、「オン」区間が、約5マイクロ秒〜約50マイクロ秒の範囲内の、又は約20マイクロ秒の期間にわたって続く場合があり、「オフ」区間が、約50マイクロ秒〜約95マイクロ秒の範囲内の、又は約80マイクロ秒の期間にわたって続く場合がある。
ある実施形態では、イオン発生領域から基板までの距離LDは、約2cmよりも大きい、又は約2cm〜約20cmの範囲内である。イオン発生領域から基板までの距離LDは、距離VDにパルス型RFパワー波形の1つの「オフ」時間中にプラズマイオンが移動する「オフ」時間を乗算したものとほぼ同じ(又はそれ以上)とすることができる。
連続波モード及びパルス型モードの両者において、イオン照射導入損傷又は拡散損傷(例えば、バーズビーク)を防止するために、プラズマは、チャンバ内で及び基板の十分に近くで酸素イオン及び水素イオンのコジェネレーションを都合よく均衡させて、イオンエネルギーの制御によりイオンの反応性の損失を制限する。
発生するプラズマを、低圧プロセスにおいて形成することができ、それによって、汚染導入欠陥の可能性を低減する。例えば、ある実施形態では、チャンバ10を約1〜500mTorrの圧力で維持することができる。その上に、疑似遠隔プラズマ源を使用することによって、及び任意選択で、上に説明したようにプラズマ源パワーをパルス化することによって、そのように低いチャンバ圧力レベルにおいて予期されるはずのイオン照射導入欠陥を、制限する又は防止することができる。
1つ又は複数の実施形態によれば、酸化物層230を、約5オングストローム〜約50オングストロームの範囲内の厚さに形成することができる。プロセスは、毎分約7オングストローム〜約50オングストロームの範囲内で、又は少なくとも毎分約25オングストロームで酸化膜の成長速度を提供することができる。本明細書において開示した発明に関するプロセスは、より小さなサーマルバジェットで上に説明した酸化膜成長速度を増大させ、それによって、従来の酸化プロセスと比較して、プロセスへの基板の暴露時間を減少させることによって、拡散効果をさらに限定する。ある実施形態では、プロセスは、約5秒〜約300秒の範囲内の期間を有する場合がある。
酸化物層310を、膜スタック200を覆って所望の厚さに形成することができる。基板上に製造すべき構造を完成させるために、基板202を、必要に応じて引き続きさらに処理することができる。
上に記したように、プラズマ酸化中に、約−50℃〜100℃の範囲内の、例えば、約−25℃〜75℃の限定的な範囲内の、より限定的には約0℃〜50℃の範囲内の温度への基板の積極的な冷却が、シリコン構造の低温酸化によって形成される膜の共形性を改善することが、見出されている。冷却することを、様々な方法によって実現することができる。
第1の実施形態によれば、支持ペデスタル26は、低温酸化中に基板温度を維持するために冷却ガスを用いて、基板の裏面又は支持ペデスタル26と接触している基板の面を冷却する又は接触する静電チャック(ESC)を備えることができる。ESC325の具体例の実施形態を、図3に示す。図1の反応装置11を参照すると、ESC325は、チャンバ10内で半導体基板27を支持する。ESC325は、貫通するボア330のあるベースを含むことができる。図示した実施形態では、静電部材333は、電極350を封入する絶縁体335を含む。静電部材333は、基板を受け取り支持するための上側表面340を含む。電圧供給リード部360との電気的接続部355を、電極350に電気的に接続する。電圧供給リード部360は、ESC325のベースのボア330を通って延び、電圧供給端子370と電気的に係り合う電気的接触部365で終わる。使用中には、静電チャック325を、プロセスチャンバ380内の支持部375に固定する。ESC325を図1に示した反応装置11で使用することができることを、理解するであろう。図3に示した実施形態では、プロセスチャンバ380(図1のチャンバ10に対応する)は、チャンバ380へプロセスガス源302(図1の酸素容器32、水素容器62、又は希ガス容器70に対応する)を接続するプロセスガス注入部382(図1のガス注入システム28に対応する)を含むことができる。図3のプロセスチャンバ380は、排気システム301に接続された排気排出部384をさらに含む。
図3の実施形態では、基板345をESC325上に保持し、冷却剤を冷却剤源又はチラー300から、絶縁体335の上側表面340内に冷却流路又は冷却溝をやはり含む冷却流路305に供給する。1つ又は複数の実施形態では、冷却剤は、ヘリウム、アルゴン、及び周期表のVIII族中の大部分の不活性元素などの伝導性ガスを含む。ESC325上に保持された基板345は、冷却流路305をすっかりと覆って封止し、冷却剤が漏れ出すことを防止する。冷却流路305内の冷却剤は、基板345から熱を取り去り、基板345を処理中に一定の温度で維持する。
1つ又は複数の実施形態では、冷却流路305を、絶縁体及び電極全体を貫通して延びることができる一連の通路によって冷却剤源300に接続する。冷却流路中に保持される冷却剤が実質的に基板345全体を冷却できるように、冷却流路305を、離間して配置し、一定の大きさに作り、分散させることができる。
1つ又は複数の実施形態では、基板に伝達されるプラズマパワーに起因する基板加熱を最小にするために、プラズマパルス化技術を使用することができる。これらの実施形態によれば、プラズマ酸化中に、約−50℃〜100℃の範囲内の、例えば、約−25℃〜75℃の限定的な範囲内の、より限定的には約0℃〜50℃の範囲内の温度で基板を維持するために、プラズマパルス化技術を使用することができる。
プラズマパルス化することを、様々な適切な方法で実現することができる。1つの実施形態では、本明細書において説明した温度範囲内に基板を維持するために、プラズマを、オン及びオフに循環させることができる。別の一実施形態では、プラズマを、約2kHz〜約50kHzの範囲内のkHz周波数においてプラズマをパルス化することができる。
プラズマをオン及びオフに循環させるプラズマパルス化技術を利用する実施形態は、RFプラズマ源パワー信号をパルス化することによって又は時間変調することによって、平均プラズマ電子温度及び化学的性質を修正することを含む。この技術は、また、RFプラズマ源パワー変調として知られ、パルス間のパワーオフ時間中に、電子温度がプラズマ密度よりもはるかに速い速度で減少するために、RFプラズマ源パワーレベルとは無関係に電子温度を制御する。RFプラズマ源パワー変調は、逐次的に又は所定の順番に従ってプラズマ発生オン及びオフを物理的に反転させることを含む。1つ又は複数の実施形態では、RFプラズマ源パワー変調は、イオン発生領域ならびにプラズマのオン及びオフを発生するプラズマ源を反転させることを含む。
1つ又は複数の実施形態によれば、プラズマパルス化技術は、第1の周波数と第2の周波数との間でRF電源の周波数を交番させることを含む。1つ又は複数の実施形態では、違った大きさのパワーを、第1の周波数及び/又は第2の周波数で供給することもできる。1つ又は複数の実施形態では、−50℃〜100℃の温度に基板温度を維持する又は冷却するためにこのプラズマパルス化方法を利用することは、プラズマ反応装置のチャンバ内に基板を置くこと、及びチャンバ中に水素、酸素、又は希ガスを含有するガスを導入することを含む。その後で、チャンバ内で第1のプラズマを発生させるために、パワーを第1の周波数で反応装置に供給する。その後で、チャンバ内に第2のプラズマを発生させるために、パワーを第2の周波数で供給する。かかる実施形態は、第1の周波数及び第2の周波数の両者とは異なる周波数でパワーを供給することもできる。1つ又は複数の実施形態では、第1の周波数又は第2の周波数で供給するパワーの大きさが異なる場合があり、一方もしくは両方の周波数について、周期的に増加させるもしくは減少させることができる、又は一定のままとすることができる。基板の温度を調整する又は低くするために、第1の周波数又は第2の周波数で供給するパワーの量の変化の速度を、やはり制御することができる。
別の一実施形態では、反応チャンバ中に冷却ガス又は対流ガスを流すことによってガス対流を介して−50℃〜100℃に、基板温度を維持する又は冷却することができる。1つ又は複数の実施形態では、冷却ガスを、基板の裏側の代わりに基板の上部を通って流すことができる。かかる実施形態では、もう1つのガス注入部が、基板を冷却するために冷却ガスをチャンバ中に流すことを可能にするように、チャンバを修正することができる。1つ又は複数の実施形態では、基板表面に近接して冷却ガスが流れることを可能にするように、注入部を設置することができる。1つ又は複数の実施形態では、冷却ガスは、冷却ガス源からチャンバに供給される不活性ガスである。1つ又は複数の実施形態では、不活性ガスは、ヘリウム、アルゴン、及び周期表のVIII族中の他の不活性元素などの伝導性ガスである。
図4は、図1の反応装置11を表し、チャンバ10の室内に連結された冷却ガス配送システム29をさらに含む。冷却ガス配送システム29は、冷却ガス源82によって供給され、チャンバ10中に冷却ガスを流す。1つ又は複数の実施形態では、冷却ガス源は、ヘリウム容器を含むことができる。限定的な実施形態では、冷却ガス源は、希ガス混合物容器を含むことができる。冷却流制御弁80を、冷却ガス源82に連結する。図4に示した実施形態では、冷却ガスが、チャンバに供給され、基板温度を冷却するように図示した方向に基板に近接して流れる。
本発明の1つ又は複数の実施形態によれば、スタック、例えば、ゲート酸化物スタック中に酸化物層を形成するために、本方法を使用することができる。図5は、2つのゲートスタック241、242と基板203との間のスペースによって形成される図2A〜図2Bに示したようなトレンチ250を描いている。図2A〜図2B及び/又は膜スタック240を参照して上に説明したように、ゲートスタック241、242を形成することができる。基板203は、図2A〜図2Bを参照して本明細書において説明した材料を包含することもできる。図5では、酸化物層231を、基板203上のゲートスタック241、242及びトレンチ250を覆うように形成する。基板を冷却することを含まない従来の処理技術を使用して、酸化物層を、図1に関連して説明した反応装置11などのプラズマ反応装置中で形成する。
約−50℃〜100℃の範囲内に基板を維持することが、低温酸化により形成する膜又は酸化物層の共形性を改善できることを、出願人は発見している。1つ又は複数の実施形態では、側壁とトレンチ上との二酸化シリコン層の厚さの間の比が少なくとも75%より大きくなるように、共形性を改善することができる。
図5は、従来技術によるプラズマ酸化プロセスによって形成した酸化物層231を示す。図5は、65nmのゲート長及び65nmのスペースを具備するシャロートレンチアイソレーションすなわち「STI」構造の底部トレンチを具体的に示す。図5の酸化物層231を、図2Bに示した膜スタック240などの2つの膜スタック間に形成したトレンチ250中に堆積する。トレンチ250は、2つの側壁251、252によって画定される。半導体構造200は、典型的には、膜スタック間にトレンチ250を具備する図2Bに示したものなどの、複数の膜スタックを含む。図5のトレンチ250内に形成した酸化物層231は、トレンチ250の底部のところでは側壁251、252のところよりも厚い厚さを有する。急速熱酸化を使用して75オングストロームの厚さを有するトンネル酸化物を成長させること、続いて1200オングストロームの厚さを有するドープした多結晶シリコン層を形成することによって、図5のシリコン構造を形成した。50オングストロームHTOの厚さを有する高温酸化物すなわち「HTO」層及び最後に400オングストロームの厚さを有するSiN層を、低圧化学気相堆積すなわち「LPCVD」プロセスを使用して多結晶シリコン層上に形成する。得られた構造の高さは、340〜380nm付近である。ゲート長及びスペースは、65nmである。
酸化物層231の側壁251、252の厚さは、1.9nm〜2.1nmである。トレンチ250の底部表面のところの基板203上に形成した酸化物層231は、ほぼ3.2nmの厚さを有する。酸化物層231の共形性、すなわち、酸化物層231の側壁251、252の厚さと基板203上の厚さとの比が、約0.59〜0.66の範囲内である。
図6Aは、図5において利用した同じタイプの基板及び構造上に形成した酸化物層232を示す、しかしながら、酸化物層232を形成する方法は、本明細書において説明したように、ESCを利用することによって基板203温度を冷却すること又は維持することを含む。本出願において別なふうに説明しない限りは、チャンバ内のESC上に基板203を置き、基板203の裏面又はESCと接触している基板の面を、プラズマ酸化プロセス中にヘリウムガスを使用して冷却した。図6Aに示した実施形態では、約2000Wのソースパワー及び80%Hを包含し200sccmの全流量を有するプロセスガスを利用して室温プラズマ酸化プロセスによって、酸化物層251を形成した。ESCにおいて利用したHe冷却ガスを、4tの時間で設定し、基板を約30℃〜約50℃の範囲内の温度に冷却した。
得られた酸化物層232の側壁251、252の厚さは、2.5nm〜2.7nmである。酸化物層232の、トレンチ250の底部表面の厚さは2.7nmである。酸化物層232の共形性は、0.93〜1.0である。
図6Bを参照すると、基板温度を維持するため又は冷却するために本明細書において説明したプラズマパルス化法を使用して、酸化物層233を、図5において使用した同じタイプの基板及び構造上に形成した。本明細書中において別なふうに説明しない限りは、反応装置に供給するパワーを循環させることによって、RFプラズマ源パワー信号をパルス化した。下記のレシピ:ON4回25秒間及びOFF4回120秒間:に従ってプラズマパワーON及びOFFを物理的に反転させるために、マクロパルス化プロセスを使用した。2000Wの電源を利用するRTデカップルドプラズマ酸化すなわち「DPO」チャンバを、酸化物層を形成するために使用した。酸化物層を形成するために使用したプロセスガスは、80%Hを含み、約200sccmの流量でチャンバ中に流した。基板温度を、約20℃〜約−30℃の範囲内の温度に冷却した。
得られた酸化物層233の側壁251、252の厚さは2.8nmである。トレンチ250の底部表面の酸化物層233の厚さは、3.1nmであり、0.90の共形性を有する結果になる。上の結果から明白であるように、約−50℃〜100℃の範囲内の温度にプラズマ酸化中に基板温度を維持すること又は冷却することが共形な酸化物層をもたらすことを見出した。
本明細書全体を通して「1つの実施形態」、「ある種の実施形態」、「1つ又は複数の実施形態」、又は「一実施形態」への言及は、実施形態に関連して説明した特定のフィーチャ、構造、材料、又は特性が、本発明の少なくとも1つの実施形態に含まれることを意味する。したがって、本明細書全体を通して様々な場所において「1つ又は複数の実施形態では」、「ある種の実施形態では」、「1つの実施形態では」、又は「一実施形態では」などの言い回しが現れることは、本発明の同じ実施形態を必ずしも参照する必要がない。その上に、特定のフィーチャ、構造、材料、又は特性を、1つ又は複数の実施形態中で任意の適切な方式で組み合わせることができる。上記の方法の説明の順番を、限定するようには考えるべきではなく、本方法は、順番を変えて、又は省略もしくは追加して説明した操作を使用することができる。
上記の記載は、例示的であるように意図されており、限定的であるようには意図されていないことを、理解するはずである。上記の記載を概観すると、多くの別の実施形態が、当業者には明らかであろう。それゆえ、本発明の範囲を、別記の特許請求の範囲が権利を与える等価物の完全な範囲と協働して、別記の特許請求の範囲に関連して判断すべきである。

Claims (15)

  1. 半導体基板上の酸化物層を処理する方法であって、
    イオン発生領域を有するプラズマ反応チャンバ内の基板支持部上に酸化すべき基板を置くこと、
    前記プラズマ反応チャンバ中にプロセスガスを導入すること、及び
    約−50℃〜100℃の範囲内の温度で前記基板を積極的に冷却しながら、水平表面厚さ及び側壁厚さを有する酸化物層を前記基板上に形成するために、同じプラズマ反応チャンバの前記イオン発生領域であって、前記基板の上2cmよりも大きい範囲にある前記イオン発生領域内にプラズマを発生させること
    を含む方法。
  2. 前記基板温度を、前記酸化物層の形成中に約−25℃〜75℃の範囲内の温度に積極的に冷却する、請求項1に記載の方法。
  3. 前記基板温度を、前記酸化物層の形成中に約0℃〜50℃の範囲内の温度に積極的に冷却する、請求項1に記載の方法。
  4. 前記基板温度を積極的に冷却することが、前記基板支持部を通して冷却剤を流すことを含む、請求項1に記載の方法。
  5. 前記基板支持部が、複数の冷却流路を具備した表面を備え、前記基板温度を積極的に冷却することが、前記基板支持部の前記表面に前記基板を接触させることを含む、請求項4に記載の方法。
  6. 前記基板支持部が、前記冷却流路に冷却剤を供給する一連の通路をさらに備える、請求項5に記載の方法。
  7. 前記基板温度を積極的に冷却することが、前記プラズマ反応チャンバ中に対流ガスを流すことを含む、請求項4に記載の方法。
  8. 前記対流ガスがヘリウムを含む、請求項7に記載の方法。
  9. 前記対流ガスが約500sccm〜約3000sccmの範囲内の流量を含む、請求項7に記載の方法。
  10. 半導体基板上に酸化物層を形成する方法であって、
    プラズマ反応装置の、イオン発生領域を有するチャンバ内の基板支持部上に、酸化すべき基板を置くこと、
    チャンバ中にプロセスガスを導入すること、及び
    約100℃未満の温度に前記基板を積極的に冷却しながら、前記基板上に酸化物層を形成するために、同じチャンバの前記イオン発生領域であって、前記基板の上2cmよりも大きい範囲にある前記イオン発生領域内でプラズマを発生させること
    を含む方法。
  11. 前記プラズマが酸素種を含み、前記基板を積極的に冷却することにより、前記酸素種の付着係数を増加させる、請求項10に記載の方法。
  12. 前記基板を積極的に冷却することが、前記反応装置へ対流ガスを流すことを含む、請求項10に記載の方法。
  13. 前記基板を積極的に冷却することが、前記基板と前記基板支持部との間に冷却剤を循環させることを含む、請求項10に記載の方法。
  14. 前記冷却剤がヘリウムを含む、請求項13に記載の方法。
  15. 前記冷却剤が第2の希ガスをさらに含む、請求項14に記載の方法。
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Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103348776B (zh) * 2011-02-15 2017-06-09 应用材料公司 多区等离子体生成的方法和设备
JP2012216667A (ja) * 2011-03-31 2012-11-08 Tokyo Electron Ltd プラズマ処理方法
US20140034632A1 (en) * 2012-08-01 2014-02-06 Heng Pan Apparatus and method for selective oxidation at lower temperature using remote plasma source
JP6257071B2 (ja) * 2012-09-12 2018-01-10 株式会社日立国際電気 基板処理装置及び半導体装置の製造方法
CN104201109B (zh) * 2014-09-02 2017-02-15 上海华力微电子有限公司 一种用于制备等离子氮化栅极介质层的方法
CN104392948A (zh) * 2014-11-25 2015-03-04 上海华力微电子有限公司 一种用于制备氮化栅极介质层的装置及方法
US10535505B2 (en) 2016-11-11 2020-01-14 Lam Research Corporation Plasma light up suppression
WO2018179038A1 (ja) * 2017-03-27 2018-10-04 株式会社Kokusai Electric 半導体装置の製造方法、プログラム及び基板処理装置

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05160112A (ja) * 1991-12-03 1993-06-25 Toyota Central Res & Dev Lab Inc プラズマ処理装置及びプラズマ処理方法
US5822171A (en) 1994-02-22 1998-10-13 Applied Materials, Inc. Electrostatic chuck with improved erosion resistance
US6450116B1 (en) 1999-04-22 2002-09-17 Applied Materials, Inc. Apparatus for exposing a substrate to plasma radicals
JP2002100573A (ja) * 2000-09-25 2002-04-05 Nec Corp 半導体製造装置および半導体製造方法
JP2002208624A (ja) * 2001-01-09 2002-07-26 Hitachi Kokusai Electric Inc 基板処理装置
US6908865B2 (en) 2001-09-28 2005-06-21 Applied Materials, Inc. Method and apparatus for cleaning substrates
JP3922355B2 (ja) 2002-04-01 2007-05-30 セイコーエプソン株式会社 半導体装置の製造方法
US6898065B2 (en) 2002-07-26 2005-05-24 Brad Mays Method and apparatus for operating an electrostatic chuck in a semiconductor substrate processing system
KR20050120965A (ko) 2004-06-21 2005-12-26 주식회사 하이닉스반도체 플라즈마손상을 줄인 고밀도플라즈마산화막의 증착 방법및 그를 이용한 반도체소자의 갭필 방법
TWI256091B (en) * 2004-08-02 2006-06-01 Siliconware Precision Industries Co Ltd A semiconductor package having stacked chip package and a method
KR100653543B1 (ko) 2004-09-17 2006-12-04 동부일렉트로닉스 주식회사 반도체 소자의 제조 방법
JP4576201B2 (ja) 2004-10-26 2010-11-04 創世理工株式会社 三酸化モリブデン層の作製方法
US7141514B2 (en) 2005-02-02 2006-11-28 Applied Materials, Inc. Selective plasma re-oxidation process using pulsed RF source power
US7972441B2 (en) 2005-04-05 2011-07-05 Applied Materials, Inc. Thermal oxidation of silicon using ozone
US7292428B2 (en) 2005-04-26 2007-11-06 Applied Materials, Inc. Electrostatic chuck with smart lift-pin mechanism for a plasma reactor
JP2006344670A (ja) * 2005-06-07 2006-12-21 Renesas Technology Corp 半導体装置の製造方法
KR100745370B1 (ko) 2006-01-20 2007-08-02 삼성전자주식회사 반도체 디바이스의 절연막 제조방법
KR100956705B1 (ko) * 2006-02-28 2010-05-06 도쿄엘렉트론가부시키가이샤 플라즈마 산화 처리 방법 및 반도체 장치의 제조 방법
JP2008066339A (ja) * 2006-09-04 2008-03-21 Seiko Epson Corp 半導体装置の製造装置
EP1918965A1 (en) * 2006-11-02 2008-05-07 Dow Corning Corporation Method and apparatus for forming a film by deposition from a plasma
US7645709B2 (en) 2007-07-30 2010-01-12 Applied Materials, Inc. Methods for low temperature oxidation of a semiconductor device

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