KR20050120965A - 플라즈마손상을 줄인 고밀도플라즈마산화막의 증착 방법및 그를 이용한 반도체소자의 갭필 방법 - Google Patents

플라즈마손상을 줄인 고밀도플라즈마산화막의 증착 방법및 그를 이용한 반도체소자의 갭필 방법 Download PDF

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Abstract

본 발명은 HDP-CVD 공정시 발생하는 플라즈마손상을 방지하는데 적합한 고밀도플라즈마산화막의 증착 방법 및 그를 이용한 반도체소자의 갭필 방법을 제공하기 위한 것으로, 본 발명의 고밀도플라즈마산화막의 증착 방법은 챔버 내부에 웨이퍼를 로딩시키는 단계, 상기 웨이퍼를 소정 온도로 히팅시키는 단계, 상기 웨이퍼 상에 고밀도플라즈마산화막을 증착하되, 증착말기에 웨이퍼의 저면에 냉각가스(He)를 흘려주면서 증착하는 단계, 및 상기 웨이퍼를 언로딩시키는 단계를 포함하고, 이와 같이 웨이퍼를 언로딩하기전에 증착스텝의 마지막공정에서 냉각스텝(He 가스 이용)을 겸하는 증착공정을 진행하므로써 플라즈마손상을 줄일 수 있는 효과가 있다.

Description

플라즈마손상을 줄인 고밀도플라즈마산화막의 증착 방법 및 그를 이용한 반도체소자의 갭필 방법{METHOD FOR DEPOSITION OF HIGH-DENSITY-PLASMA OIXDE FOR REMOVAL OF PLASMA DAMAGE AND METHOD FOR GAPFILL IN SEMICONDUCTOR DEVICE USING THE SAME}
본 발명은 반도체 제조 기술에 관한 것으로, 특히 고밀도플라즈마방식을 이용한 반도체소자의 갭필 방법에 관한 것이다.
반도체 소자가 고집적화되면서 디자인 룰(design rule)이 점점 작아지고 있다. 특히, 게이트전극간 갭필 공정이나 소자분리공정(Isolation) 중의 하나인 STI(Shallow Trench Isolation) 공정시에 트렌치를 갭필하는 경우에 있어서 점점 작아지는 CD(Critical Demension)로 인해 트렌치의 종횡비(aspect ratio)가 점점 커지고 있다. 이러한 높은 종횡비를 갖는 갭(Gap)을 채우기 위한 다양한 갭필(gap-fill) 방법들과 물질들이 제안되고 있다.
일반적으로 갭필에 사용되는 물질은 BPSG(Boron Phosphorus Silicate Glass), O3-TEOS USG(Tetra Ethyl Ortho Silicate Undoped Silicate Glass), 고밀도플라즈마산화막(HDP oxide) 등이 있다. 그러나, BPSG는 800℃ 이상의 고온 리플로우(reflow) 공정이 필요하며 습식 식각시 식각량이 많아서 작은 트렌치를 갭필하기에는 부적합하다. 그리고, O3-TEOS USG은 BPSG보다 적은 열부담(thermal budget)을 갖지만 갭필 특성이 불량하여 고집적 반도체 소자에는 적용할 수 없다.
이러한 문제점을 해결하기 위해 도입된 것이 적은 열부담과 우수한 갭필 특성을 갖는 고밀도플라즈마-화학기상증착(High Density Plasma Chemical Vapor Deposition; 이하 'HDP-CVD'라고 약칭함) 방식이다.
도 1은 종래기술에 따른 HDP-CVD 공정을 개략적으로 도시한 공정 흐름도이다.
도 1을 참조하면, 종래기술에 따른 HDP-CVD 공정은 웨이퍼 로딩(Wafer loading) 스텝(11), 히팅(Heating) 스텝(12), 증착(Deposition) 스텝(13), 웨이퍼 언로딩(Wafer unloading) 스텝(14) 및 전송챔버로 웨이퍼 이동(15)의 순서로 진행되는 시퀀스(Sequence)를 갖는다. 즉, 웨이퍼 언로딩후에 플라즈마를 발생시키고, 웨이퍼를 가열(Heating up)시키고, 연속해서 웨이퍼 상에 막을 증착한 후 챔버 외부로 웨이퍼를 꺼낸다. 장비회사에 따라 다르지만, 챔버내의 플라즈마를 계속 켜서 유지하기도 하고, 증착이 완료되면 플라즈마를 끄고 챔버로부터 웨이퍼를 꺼내는 경우도 있다.
위와 같은 HDP-CVD 공정을 이용할 때, 플라즈마손상(Plasma damage)이 불가피하게 발생하는데, 플라즈마손상은 웨이퍼 언로딩 스텝전까지 웨이퍼가 가열된 상태로 있다가 웨이퍼 언로딩스텝후 플라즈마가 없는 상태의 전송챔버(Transfer chamber)로 이동시 전하(charge)의 그래디언트(gradient)로 인하여 웨이퍼의 에지로부터 발생하는 것으로 알려져 있다.
상기한 플라즈마손상은 HDP-CVD 공정에 의해 증착된 산화막의 품질을 저하시킬뿐만 아니라, 갭필공정의 불량을 초래하므로 최소화되어야 한다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로, HDP-CVD 공정시 발생하는 플라즈마손상을 방지하는데 적합한 고밀도플라즈마산화막의 증착 방법 및 그를 이용한 반도체소자의 갭필 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 고밀도플라즈마산화막의 증착 방법은 챔버 내부에 웨이퍼를 로딩시키는 단계, 상기 웨이퍼를 소정 온도로 히팅시키는 단계, 상기 웨이퍼 상에 고밀도플라즈마산화막을 증착하되, 증착말기에 웨이퍼의 저면에 냉각가스를 흘려주면서 증착하는 단계, 및 상기 웨이퍼를 언로딩시키는 단계를 포함하는 것을 특징으로 하며, 상기 냉각가스가 흐를 수 있는 홈을 구비한 정전척 위에 상기 웨이퍼의 저면을 올려놓은 상태에서 진행하는 것을 특징으로 하고, 상기 냉각가스는 비활성가스를 사용하는 것을 특징으로 하고, 상기 증착말기에 웨이퍼의 저면에 냉각가스를 흘려주면서 증착하는 단계에서 상기 냉각가스를 한 번에 동일한 유량으로 공급하여 냉각속도를 조절하거나, 상기 냉각가스의 유량을 여러 스텝으로 나누되 점차 유량을 증가시켜 냉각속도를 조절하는 것을 특징으로 하는 것을 특징으로 한다.
그리고, 반도체소자의 갭필 방법은 갭을 갖는 실리콘기판을 챔버 내부에 로딩시키는 단계, 상기 실리콘기판이 예정된 증착 온도를 갖도록 히팅시키는 단계, 상기 갭을 갭필하도록 고밀도플라즈마산화막을 증착하되, 증착말기에 냉각가스를 흘려주면서 증착하는 단계, 상기 실리콘기판을 챔버 외부로 꺼내는 단계를 포함하는 것을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 2는 본 발명의 실시예에 따른 HDP-CVD 공정을 도시한 공정 흐름도이다.
도 2를 참조하면, 본 발명의 실시예에 따른 HDP-CVD 공정은 웨이퍼 로딩 스텝(21), 히팅 스텝(22), 냉각스텝을 구비하는 증착 스텝(23), 웨이퍼 언로딩 스텝(24) 및 전송챔버로 웨이퍼 이동(25)의 순서로 진행되는 시퀀스를 갖는다.
도 2에서, 웨이퍼 로딩스텝(21)은 HDP-CVD 공정을 위한 챔버 내부로 웨이퍼를 장착시키는 스텝이며, 히팅스텝(22)은 웨이퍼를 소정 증착온도(400℃∼700℃)가 되도록 가열시키기 위한 스텝이고, 웨이퍼 언로딩스텝(24)은 증착이 완료된 웨이퍼를 챔버 외부로 꺼내는 스텝이며, 전송챔버로 이동(25)은 웨이퍼를 이동시키는 스텝이다.
그리고, 냉각스텝을 구비하는 증착스텝(23)은 설정된 증착레시피(Deposition recipe)로 HDP-CVD 증착을 진행하다가 즉, 증착과 스퍼터식각을 반복하는 증착레시피의 마지막 공정에 척킹(Chucking)을 하여 헬륨(He) 가스와 같은 냉각가스(cooling gas)를 웨이퍼의 아래쪽으로 흘려주어 웨이퍼를 냉각시키고, 이처럼 웨이퍼가 냉각된 상태에서 증착스텝의 마지막 증착공정을 진행하는 스텝이다. 즉, 증착스텝(23)의 마지막 증착공정을 냉각스텝을 겸하는 증착공정으로 진행하고, 냉각스텝 이전의 공정은 순수하게 증착공정만을 진행한다.
위와 같이, 냉각스텝을 마지막공정으로 구비하는 증착스텝(23)을 통해 증착공정이 완료된 후에는, 즉, 웨이퍼의 온도를 낮추고 플라즈마를 끈 상태로, 웨이퍼가 챔버로부터 나오게 하는 웨이퍼 언로딩 스텝(24)을 진행하고, 전송챔버로 웨이퍼를 이동시킨다.
도 2와 같이, 냉각스텝을 증착스텝의 마지막 공정에 도입하면 웨이퍼가 고온상태에서 플라즈마가 없는 상태로 나오게 될 경우 발생하는 플라즈마손실을 방지한다.
또한, 냉각스텝을 구비한 증착스텝을 진행하면, 증착스텝의 마지막공정에서는 냉각을 한 상태에서 증착을 하기 때문에 증착률이 증가하여 증착속도가 빨라지므로 제조공정기간(Turn Around Time; TAT) 단축에도 도움이 되고, 웨이퍼의 하부가 냉각가스에 의하여 골고루 냉각되기 때문에 웨이퍼 상부에 증착된 HDP-CVD 산화막의 막질도 균일해진다.
상기한 냉각스텝을 구비한 증착스텝(23)에서, 마지막 증착공정의 증착시간 설정은 갭필목적시에는 갭필에 영향을 미치지 않는 스텝까지를 비척킹조건으로 증착하고, 이후 스텝에서 척킹조건으로 증착을 한다.
그리고, 냉각스텝시 웨이퍼의 냉각속도는 웨이퍼 척킹시의 냉각가스의 유량(flow rate)에 의하여 조절되기 때문에 마지막 냉각스텝시에 1스텝으로 진행하거나, 스텝을 나누어 냉각가스의 유량을 조절하므로써 웨이퍼의 냉각속도를 조절한다.
즉, 냉각을 수반하는 마지막 증착공정에서 냉각가스를 일정하게 증착공정이 완료될때까지 1스텝으로 흘려주거나, 냉각가스의 유량을 여러 조건(예, 점차 유량을 증가시킴)으로 나누어 흘려준다. 여기서, 1스텝으로 냉각가스를 흘려주는 경우 급격한 온도하강으로 인해 스트레스가 발생하여 웨이퍼에 손실이 발생할 수 있고, 이 손실을 억제하기위해서는 냉각가스의 유량을 점차 증가시켜 흘려준다.
바람직하게, 냉각가스의 유량은 척킹이 된 웨이퍼의 저면 압력(backside pressure)으로 결정되는데, 저면 압력이 2torr∼7torr 범위가 되도록 하는 것이 좋다. 일예로, 웨이퍼를 척킹하여 냉각가스인 헬륨(He)을 100sccm∼300sccm 유량으로 흘려주면 웨이퍼 저면의 압력이 2torr∼7torr범위가 되고, 헬륨의 유량을 처음에는 100sccm으로 흘려주다가 점차 50sccm씩 증가시켜 흘려준다.
도 3은 본 발명의 실시예에 따른 척킹 상태의 웨이퍼를 도시한 도면으로서, 웨이퍼(101)를 정전척(Electro-chuck, 100) 위에 놓고, 정전척(100)에 구비된 홈(100a)을 통해 냉각가스를 흘려주므로써 웨이퍼를 냉각시킨다. 정전척(100)을 사용하므로써 웨이퍼(101)와 웨이퍼(101)가 놓이는 척이 정전기적으로 붙게 된다. 여기서, 웨이퍼와 웨이퍼가 놓이는 척이 붙어 있지 않으면, 냉각가스로 인해 웨이퍼가 이탈되어 깨지는 현상이 발생하기 때문에, 웨이퍼를 냉각시키기 위해서는 반드시 척킹이 된 상태에서 냉각가스를 흘려주어야 한다.
다음으로, 냉각스텝을 구비한 증착스텝을 진행하는 경우(척킹조건)와 냉각스텝 없이 순수하게 증착스텝만을 진행하는 경우(비척킹조건)의 증착률을 비교해보기로 한다.
이러한 비교를 위해, 플라즈마 발생을 위한 RF 파워는 1300W/3100W/3500W(챔버의 탑/측면/바이어스로 인가되는 파워)이고, 아르곤(Ar)의 유량은 16sccm/110sccm(챔버의 탑/측면에서 나오는 유량), SiH4의 유량은 15sccm/170sccm, 산소(O2)의 유량은 150sccm, 증착시간은 60초로 하였다. 여기서, 아르곤은 HDP-CVD 공정의 증착스텝시 플라즈마 유지와 스퍼터링(공지된 바에 따르면, HDP-CVD 공정의 증착스텝이 증착과 스퍼터링으로 이루어짐)을 위한 가스로, 헬륨(He)을 이용하는 경우도 있다. 냉각스텝, 즉 척킹조건으로 진행하는 경우, 냉각가스로 헬륨(He) 가스를 100sccm∼300sccm 유량으로 흘려주는데, 위에서 기재된 아르곤, 헬륨과 같은 가스는 스퍼터링을 위한 것인데 반해, 척킹조건에 의해 흘려주는 헬륨가스는 냉각가스이다.
이와 같은 조건으로 실험한 결과, 비척킹조건에서의 증착률이 4020Å/분, 웨이퍼온도는 675℃, 척킹조건에서의 증착률이 5030Å/분, 웨이퍼온도는 300℃로 측정되었다.
상술한 결과에 따르면, 냉각스텝을 구비하는 척킹조건에서는 웨이퍼가 온도가 냉각스텝을 구비하지 않는 비척킹조건에 비해 375℃ 정도 낮아지는 것을 알 수 있고, 증착률에 있어서도 척킹조건에서 비척킹조건보다 분당 1000Å 정도 증가함을 알 수 있다.
결과적으로, HDP-CVD 장비를 사용하여 증착시에는 웨이퍼의 온도가 낮을수록 증착률이 증가함을 알 수 있다.
한편, 플라즈마손상을 줄이기 위해 증착스텝이 완료된 후 웨이퍼 언로딩스텝전에 냉각스텝을 삽입하는 경우도 가능하나, 이 경우에는 증착이 완료된 후에 냉각스텝이 첨가되므로써 제조공정기간(TAT)이 길어지는 단점이 있고, 또한 장비회사에 따라서는 증착이 완료된후에 플라즈마가 계속 유지되는 경우도 있기 때문에 플라즈마손실을 완전히 제거하기가 어렵다.
도 4a 내지 도 4c는 본 발명의 실시예에 따른 갭필 방법을 도시한 공정 단면도이다.
도 4a에 도시된 바와 같이, 실리콘기판(31) 상에 게이트산화막(32)과 게이트전극(33)의 순서로 적층된 게이트패턴을 형성한다. 이때, 게이트패턴의 높이에 따라 게이트패턴 사이에는 일정 종횡비를 갖는 갭이 형성된다.
다음으로, 도 2에 도시된 HDP-CVD 공정을 진행하여 게이트패턴 사이의 갭을 채우는 HDP산화막을 증착한다. 잘 알려진 바와 같이, HDP-CVD 공정의 증착스텝이 증착과 스퍼터식각을 반복하는 특성을 가지므로, 이하, 증착스텝을 편의상 증착초기, 증착중기 및 증착말기로 나누어 설명하기로 한다.
도 2에 따라 게이트패턴이 형성된 실리콘기판(31)을 HDP-CVD 장비의 챔버 내부로 로딩시킨 후, 실리콘기판(31)을 소정 온도로 가열시키기 위한 히팅스텝을 진행한다. 이때, 히팅스텝은 갭필물질의 증착이 발생하는 온도(400℃∼700℃)로 실리콘기판(31)을 가열하기 위한 것으로, 플라즈마를 이용하여 실리콘기판(31)을 가열시킨다. 예를 들어 히팅스텝은 챔버내에 O2, N2 또는 NH3와 같은 가스를 이용한 플라즈마를 발생시켜 진행하는데, 히팅 시간은 10초∼200초, 각 가스의 유량은 1sccm∼1000sccm, 플라즈마 생성 및 유지를 위해 1000W∼10000W의 소스파워(Source RF power)를 인가하고, 생성된 플라즈마를 웨이퍼쪽으로 끌어당기기 위해 웨이퍼에 0W∼5000W의 바이어스파워(Bias RF power)를 인가한다.
히팅스텝후에, 챔버 내부에 공정가스를 주입한다. 이때, 공정가스는 SiH4, O2를 주입하고, 플라즈마를 켜서 제1HDP산화막(34a) 증착을 진행하여 게이트패턴 사이의 갭필을 시작한다. 제1HDP산화막(34a)은 전체 증착스텝의 증착초기에 해당하는 것으로, SiH4, O2의 유량을 40sccm∼120sccm 정도로 한다. 이때, 실리콘기판의 온도는 400℃∼700℃를 유지한다.
다음으로, 도 4b에 도시된 바와 같이 제2HDP산화막(34b)을 증착한다. 이때, 제2HDP산화막(34b)은 증착스텝의 증착중기에 해당하는 것으로, 플라즈마가 여전히 켜 있는 상태이며, 온도가 400℃∼700℃ 정도로 매우 높다.
다음으로, 도 4c에 도시된 바와 같이, 제3HDP산화막(34c)을 증착한다. 이때, 제3HDP산화막(34c)은 증착스텝의 증착말기에 해당하는 것으로, 도 2에 따라 냉각스텝을 겸하는 증착공정으로 진행한다. 즉, 증착스텝의 마지막 공정인 증착말기에 실리콘기판(31)을 척킹하고, 헬륨(He) 가스와 같은 냉각가스를 실리콘기판(31)의 아래쪽으로 흘려주어 실리콘기판(31)을 200℃∼350℃ 정도로 냉각시키고, 이처럼 실리콘기판(31)이 냉각된 상태에서 증착스텝의 마지막 증착공정을 진행한다. 한편, 냉각가스로는 헬륨가스외에 아르곤과 같은 비활성 가스를 이용할 수 있다.
다음으로, 본 발명의 실시예에 따른 HDP-CVD 공정에 따른 플라즈마손상 정도를 비교해보기로 한다. 이하, 플라즈마손상을 비교해보기 위해 pMOSFET를 예로 들어 설명하기로 하며, 플라즈마손상이 배선의 패터닝을 위한 플라즈마 에칭, 레지스트 제거를 위한 플라즈마 애싱, 층간절연막 형성을 위한 HDP-CVD, 층간절연막에 대한 비아홀 형성을 위한 플라즈마 에칭 등에 의해 발생된다. 이하, HDP-CVD 공정에 의한 플라즈마손상에 대해서만 설명하기로 한다.
도 5는 안테나비를 설명하기 위한 pMOSFET를 도시한 도면이다.
도 5를 참조하면, 실리콘기판(41) 상에 게이트산화막(42)과 게이트전극(43)이 형성되고, 실리콘기판(41) 내에는 소스/드레인(44)이 형성되며, 게이트전극(43)에는 배선(45)이 연결되고 있다. 그리고, 배선(45) 상부에는 배선(45)을 포함한 실리콘기판(41)을 피복하는 HDP산화막(46)이 증착되어 있다.
상기 HDP산화막(46)을 증착하기 위한 HDP-CVD 공정시, 플라즈마 중에는 전리된 이온 및 전자가 존재한다. 이들 이온과 전자의 전하 균형이 무너진 플라즈마 중에 실리콘기판(41)을 노출시키면 플라즈마에 노출된 배선(45) 표면으로부터 전자가 들어가 게이트전극(43) 및 게이트 산화막(42)을 경유하여 실리콘기판(41) 내로 유입된다. 그리고, 이와 같은 pMOSFET에 흐르는 전류량이 많은 경우에, 게이트 산화막(42)에 손상을 입혀 절연 파괴 또는 신뢰성의 열화 등을 발생시킨다.
도 5에서, 배선(45)은 통상적으로 주변회로영역에 형성되는 pMOSFET에 연결되는 비트라인(Bitline)으로서 금속막이다.
플라즈마손상 정도를 측정하기 위해 플라즈마에 노출되는 배선(45)을 안테나(Antenna)로 사용하고, 배선(45)을 피복하는 절연막이 HDP산화막(46)이므로 배선(45)의 전체 표면적을 안테나로서 정의한다.
플라즈마 손상 정도를 정량적으로 표시하는 지표로서, 게이트산화막의 면적에 대한 플라즈마에 노출되어 있는 배선의 표면적비가 '안테나비'로서 정의된다.
HDP-CVD 공정을 통해 층간절연막으로서 HDP산화막을 증착하는 것에 따른 플라즈마 손상의 영향, 여기서는 pMOSFET의 게이트산화막의 누설전류(IGOX_LEAK)에 대하여 조사한 실험 결과를 도 6a 및 도 6b에 도시한다. 도 6a는 냉각스텝없이 증착스텝을 이용하여 HDP산화막을 증착한 경우(챔버온도 575℃)이고, 도 6b는 냉각스텝을 겸하는 증착스텝을 이용하여 HDP산화막을 증착한 경우(챔버 온도 267℃)이다.
도 6a를 참조하면, 안테나비가 증가함에 따라 게이트산화막의 누설전류가 증가함을 알 수 있는데, 이는 게이트산화막이 플라즈마손상의 영향을 받고 있음을 보여주는 것이다.
그러나, 도 6b에 도시된 바와 같이, 안테나비가 증가하더라도 게이트산화막의 누설전류가 일정한 값을 보이면, 게이트산화막이 플라즈마손상의 영향을 받고 있지 않음을 의미한다.
결과적으로, 증착스텝의 마지막공정에 냉각스텝을 구비한 증착공정을 진행하면, 플라즈마손상의 영향이 감소한다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 본 발명은 웨이퍼를 언로딩하기전에 증착스텝의 마지막공정에서 냉각스텝을 겸하는 증착공정을 진행하므로써 플라즈마손상을 줄일 수 있는 효과가 있다.
또한, 본 발명은 증착스텝의 마지막 공정의 증착온도가 낮으므로 증착률을 증가시켜 제조공정기간을 단축시킬 수 있는 효과가 있다.
도 1은 종래기술에 따른 HDP-CVD 공정을 개략적으로 도시한 공정 흐름도,
도 2는 본 발명의 실시예에 따른 HDP-CVD 공정을 도시한 공정 흐름도,
도 3은 본 발명의 실시예에 따른 척킹된 웨이퍼를 도시한 도면,
도 4a 내지 도 4c는 본 발명의 실시예에 따른 트렌치 갭필 방법을 도시한 공정 단면도.
도 5는 안테나비를 설명하기 위한 pMOSFET를 도시한 도면,
도 6a는 냉각스텝없이 증착스텝을 이용하여 HDP산화막을 증착한 경우의 플라즈마손상으로 인한 게이트산화막 누설전류특성을 나타낸 도면,
도 6b는 냉각스텝을 겸하는 증착스텝을 이용하여 HDP산화막을 증착한 경우의 플라즈마손상으로 인한 게이트산화막 누설전류특성을 나타낸 도면.

Claims (16)

  1. 챔버 내부에 웨이퍼를 로딩시키는 단계;
    상기 웨이퍼를 소정 온도로 히팅시키는 단계:
    상기 웨이퍼 상에 고밀도플라즈마산화막을 증착하되, 증착말기에 웨이퍼의 저면에 냉각가스를 흘려주면서 증착하는 단계; 및
    상기 웨이퍼를 언로딩시키는 단계
    를 포함하는 고밀도플라즈마산화막의 증착 방법.
  2. 제1항에 있어서,
    상기 고밀도플라즈마산화막의 증착말기에,
    상기 냉각가스가 흐를 수 있는 홈을 구비한 정전척 위에 상기 웨이퍼의 저면을 올려놓은 상태에서 진행하는 것을 특징으로 하는 고밀도플라즈마산화막의 증착 방법.
  3. 제2항에 있어서,
    상기 냉각가스는,
    비활성가스를 사용하는 것을 특징으로 하는 고밀도플라즈마산화막의 증착 방법.
  4. 제3항에 있어서,
    상기 비활성가스는, He를 사용하는 것을 특징으로 하는 고밀도플라즈마산화막의 증착 방법.
  5. 제1항 또는 제2항에 있어서,
    상기 증착말기에 웨이퍼의 저면에 냉각가스를 흘려주면서 증착하는 단계에서,
    상기 냉각가스를 한 번에 동일한 유량으로 공급하여 냉각속도를 조절하거나, 상기 냉각가스의 유량을 여러 스텝으로 나누되 점차 유량을 증가시켜 냉각속도를 조절하는 것을 특징으로 하는 고밀도플라즈마산화막의 증착 방법.
  6. 제5항에 있어서,
    상기 웨이퍼 저면의 압력이 2torr∼7torr범위가 되도록 상기 냉각가스를 흘려주되, 상기 냉각가스를 100sccm∼300sccm 유량으로 증착이 완료될때까지 일정하게 흘려주는 것을 특징으로 하는 고밀도플라즈마산화막의 증착 방법.
  7. 제5항에 있어서,
    상기 웨이퍼 저면의 압력이 2torr∼7torr범위가 되도록 상기 냉각가스를 100sccm∼300sccm 유량 범위내에서 흘려주되, 상기 냉각가스의 유량을 초기에 100sccm으로 흘려주다가 점차 50sccm씩 증가시켜 흘려주는 것을 특징으로 하는 고밀도플라즈마산화막의 증착 방법.
  8. 제1항에 있어서,
    상기 웨이퍼를 언로딩시키는 단계는,
    플라즈마를 끈 상태로 진행하는 것을 특징으로 하는 고밀도플라즈마산화막의 증착 방법.
  9. 갭을 갖는 실리콘기판을 챔버 내부에 로딩시키는 단계;
    상기 실리콘기판이 예정된 증착 온도를 갖도록 히팅시키는 단계:
    상기 갭을 갭필하도록 고밀도플라즈마산화막을 증착하되, 증착말기에 냉각가스를 흘려주면서 증착하는 단계;
    상기 실리콘기판을 챔버 외부로 꺼내는 단계
    를 포함하는 반도체소자의 갭필 방법.
  10. 제9항에 있어서,
    상기 고밀도플라즈마산화막의 증착말기에,
    상기 냉각가스가 흐를 수 있는 홈을 구비한 정전척 위에 상기 웨이퍼의 저면을 올려놓은 상태에서 진행하는 것을 특징으로 하는 반도체소자의 갭필 방법.
  11. 제10항에 있어서,
    상기 냉각가스는, 비활성가스를 사용하는 것을 특징으로 하는 반도체소자의 갭필 방법.
  12. 제11항에 있어서,
    상기 비활성가스는, He를 사용하는 것을 특징으로 하는 반도체소자의 갭필 방법.
  13. 제9항 또는 제10항에 있어서,
    상기 증착말기에 웨이퍼의 저면에 냉각가스를 흘려주면서 증착하는 단계에서,
    상기 냉각가스를 한 번에 동일한 유량으로 공급하여 냉각속도를 조절하거나, 상기 냉각가스의 유량을 여러 스텝으로 나누되 점차 유량을 증가시켜 냉각속도를 조절하는 것을 특징으로 하는 반도체 소자의 갭필 방법.
  14. 제13항에 있어서,
    상기 웨이퍼 저면의 압력이 2torr∼7torr범위가 되도록 상기 냉각가스를 흘려주되, 상기 냉각가스를 100sccm∼300sccm 유량으로 증착이 완료될때까지 일정하게 흘려주는 것을 특징으로 하는 반도체소자의 갭필 방법.
  15. 제13항에 있어서,
    상기 웨이퍼 저면의 압력이 2torr∼7torr범위가 되도록 상기 냉각가스를 100sccm∼300sccm 유량 범위내에서 흘려주되, 상기 냉각가스의 유량을 초기에 100sccm으로 흘려주다가 점차 50sccm씩 증가시켜 흘려주는 것을 특징으로 하는 반도체소자의 갭필 방법.
  16. 제9항에 있어서,
    상기 웨이퍼를 언로딩시키는 단계는,
    플라즈마를 끈 상태로 진행하는 것을 특징으로 하는 반도체소자의 갭필 방법.
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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2010088348A2 (en) * 2009-01-28 2010-08-05 Applied Materials, Inc. Methods for forming conformal oxide layers on semiconductor devices
WO2010088348A3 (en) * 2009-01-28 2010-11-25 Applied Materials, Inc. Methods for forming conformal oxide layers on semiconductor devices
CN102301459A (zh) * 2009-01-28 2011-12-28 应用材料公司 用于在半导体装置上形成共形氧化层的方法
US8435906B2 (en) 2009-01-28 2013-05-07 Applied Materials, Inc. Methods for forming conformal oxide layers on semiconductor devices
CN102301459B (zh) * 2009-01-28 2014-11-05 应用材料公司 用于在半导体装置上形成共形氧化层的方法

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