KR100849073B1 - 반도체 소자의 소자분리막 형성방법 - Google Patents

반도체 소자의 소자분리막 형성방법 Download PDF

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Abstract

본 발명에 따른 반도체 소자의 소자분리막 형성방법은, 반도체 기판 내에 상기 반도체 기판을 식각하여 트렌치를 형성하는 단계와, 상기 트렌치 표면을 포함한 반도체 기판 상에 선형질화막을 형성하는 단계와, 상기 선형질화막이 형성된 반도체 기판에 대해 O2 가스와 불활성 가스의 혼합 가스 분위기에서 가열하는 공정 및 불활성 가스 분위기에서 가열하는 공정의 두 공정을 포함하는 예비-가열 공정을 수행하는 단계와, 상기 트렌치를 매립하도록 HDP막을 형성하는 단계를 포함한다.

Description

반도체 소자의 소자분리막 형성방법{METHOD OF MANUFACTURING ISOLATION LAYER FOR SEMICONDUCTOR DEVICE}
도 1은 종래의 문제점을 설명하기 위해 도시한 그래프.
도 2 및 도 3은 종래의 문제점을 나타낸 사진.
도 4a 내지 4f는 본 발명의 실시예에 따른 반도체 소자의 소자분리막 형성방법을 설명하기 위해 도시한 공정별 단면도.
도 5는 본 발명의 실시예에 따른 효과를 나타내기 위해 도시한 그래프.
* 도면의 주요 부분에 대한 부호의 설명 *
400 : 반도체 기판 402 : 패드산화막
404 : 패드질화막 406 : 측벽산화막
408 : 선형질화막 412 : HDP막
T : 트렌치
본 발명은 반도체 소자의 소자분리막 형성방법에 관한 것으로, 보다 자세하게는, 갭-필(Gap-Fill) 특성을 향상시킬 수 있는 반도체 소자의 소자분리막 형성방 법에 관한 것이다.
주지된 바와 같이, 소자들 사이의 전기적 분리를 위한 소자분리용 산화막 및 도전 패턴들 사이를 매립하기 위한 갭-필용 산화막의 증착 방법으로서, 단차피복성이 우수한 HDP(High Density Plasma) 공정이 제안되었다.
상기 HDP 공정은 반도체 기판이 안착된 공정 챔버 내에 소오스 가스로서 SiH4, O2, He 및 H2 가스를 유입시키면서 소오스 파워를 가하여 상기 기판 상에 산화막(SiO2)을 증착하며, 상기 공정 챔버에 바이어스 파워를 가하여 상기 증착된 산화막을 스퍼터링(Sputtering) 식각하는 방식을 통해 절연막을 증착하는 방식이다.
한편, 반도체 소자의 고집적화 추세에 부합하여 소자의 디자인 룰(Design Rule)이 감소함에 따라, 상기 증착 및 식각 공정을 반복 수행하여 절연막을 증착하게 되었다.
그래서, 최근에는 상기 HDP 공정을 상기 증착과 스퍼터링 식각이 동시에 수행하여 상기 기판 상에 산화막(SiO2)을 증착한 다음, 상기 챔버 내로 식각 가스로서 NF3 가스를 추가로 유입시켜 상기 산화막의 일부 두께를 식각하며, 소망하는 두께의 절연막이 얻어질 때까지 상기 증착 및 식각 공정을 반복 수행하는 방식으로 수행하게 되었다.
이하에서는 상기 HDP 공정을 이용한 종래의 소자분리막 형성방법을 간략하게 설명하도록 한다.
먼저, 반도체 기판 상에 패드산화막과 패드질화막을 차례로 형성한 후, 상기 패드질화막과 패드산화막 및 기판을 차례로 식각하여 트렌치를 형성한다.
다음으로, 트렌치 표면 상에 측벽산화막을 형성한 후, 상기 측벽산화막을 포함한 결과물 상에 선형질화막(Liner Niitride)을 형성하고, 그런다음, 상기 선형질화막 상에 상기 트렌치를 매립하도록 HDP 공정에 의한 산화막을 증착한다.
이어서, 패드질화막이 노출될 때까지 상기 HDP 공정에 의한 산화막과 선형질화막을 CMP(Chemical Mechanical Polishing)하고, 그리고나서, 노출된 패드질화막 및 패드산화막을 차례로 제거하여 소자분리막을 형성한다.
그러나, 자세하게 도시하고 설명하지는 않았지만, 상기와 같은 HDP 공정에 의한 산화막의 갭-필 특성은 도 1의 그래프에 도시된 바와 같이 반도체 기판의 온도가 높을수록 선형질화막의 들뜸 현상, 즉, 파티클의 생성이 감소되어 그에 따른 상기 갭-필 특성이 향상되기 때문에, 그에 따른 갭-필 특성을 향상시키기 위하여 상기 HDP 공정 중 예비-가열(Pre-Heating)을 수행하는데, 소망하는 예비-가열이 부족하게 될 경우, 상기 갭-필 특성이 감소됨과 아울러, 선형질화막과 측벽산화막 사이의 스트레스에 의해 상기 선형질화막이 들뜨게 되는 현상이 발생한다.
한편, 상기와 같은 스트레스에 의해 선형질화막이 들뜨게 되는 현상을 최소화시키고자 반도체 기판의 온도를 소망하는 범위까지 충분히 유지하기 위해서 아르곤 및 헬륨과 같은 비반응성 가스를 사용한 플라즈마를 이용하는데, 이 경우에도 마찬가지로 상기 선형질화막과 측벽산화막 사이의 스트레스에 의해 도 2에 도시된 바와 같이 후속의 HDP막이 부풀어 오르게 되는 문제가 발생하게 된다.
또한, 상기와 같은 측벽산화막이 부풀어 오르게 되는 현상을 방지하고자 HDP 막을 증착하기 전에 산소를 소량 첨가하여 선형질화막을 산화시킴으로써 상기 HDP막의 부풀어 오름을 방지할 수 있지만, 상기 산소에 의한 선형질화막의 산화에 의해 도 3에 도시된 바와 같이 선형질화막이 모두 소실되게 되므로, 후속의 트랜지스터 문턱전압을 감소시키게 된다.
따라서, 본 발명은 선형질화막의 들뜸 현상 및 HDP(High Density Plasma)막의 부풀어 오르는 현상을 방지할 수 있는 반도체 소자의 소자분리막 형성방법을 제공한다.
또한, 본 발명은 상기와 같이 선형질화막 들뜸 현상 및 HDP막의 부풀어 오르는 현상을 방지하여 HDP(High Density Plasma)막의 갭-필(Gap-Fill) 특성을 향상시킬 수 있는 반도체 소자의 소자분리막 형성방법을 제공한다.
게다가, 본 발명은 상기와 같이 HDP막이 부풀어 오르는 현상을 방지하면서도 선형질화막의 소실을 방지할 수 있는 반도체 소자의 소자분리막 형성방법을 제공한다.
본 발명에 따른 반도체 소자의 소자분리막 형성방법은, 반도체 기판 내에 상기 반도체 기판을 식각하여 트렌치를 형성하는 단계; 상기 트렌치 표면을 포함한 반도체 기판 상에 선형질화막을 형성하는 단계; 상기 선형질화막이 형성된 반도체 기판에 대해 O2 가스와 불활성 가스의 혼합 가스 분위기에서 가열하는 공정 및 불활성 가스 분위기에서 가열하는 공정의 두 공정을 포함하는 예비-가열 공정을 수행하는 단계; 및 상기 트렌치를 매립하도록 HDP막을 형성하는 단계;를 포함한다.
상기 예비-가열 공정은 500∼700℃의 온도에서 수행한다.
상기 예비-가열 공정은 45∼180초의 시간 동안 수행한다.
삭제
상기 불활성 가스 분위기에서 가열하는 단계는 전체 예비-가열 시간의 20∼49%의 시간 동안 수행한다.
상기 O2 가스와 불활성 가스의 혼합 가스 분위기에서 가열하는 공정 및 불활성 가스 분위기에서 가열하는 공정의 두 공정을 포함하는 예비-가열 공정을 수행하는 단계는, 상기 O2 가스와 불활성 가스의 혼합된 가스 분위기에서 가열하는 공정 수행 후, 상기 불활성 가스 분위기에서 가열하는 공정을 수행한다.
상기 O2 가스와 불활성 가스의 혼합 가스 분위기에서 가열하는 공정 및 불활성 가스 분위기에서 가열하는 공정의 두 공정을 포함하는 예비-가열 공정을 수행하는 단계는, 상기 불활성 가스 분위기에서 가열하는 공정 수행 후, 상기 O2 가스와 불활성 가스의 혼합된 가스 분위기에서 가열하는 공정을 수행한다.
상기 예비-가열 공정은 플라즈마 분위기에서 3000∼6000W의 파워로 수행한다.
상기 예비-가열 공정은 플라즈마 분위기에서 2∼10mTorr 압력으로 수행한다.
(실시예)
이하 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하 도록 한다.
본 발명은 STI(Shallow Trench Isolation) 공정을 사용하여 HDP(High Density Plasma)막으로 소자분리막을 형성하는 방법에 있어서, 상기 소자분리용 절연막으로서 HDP막을 형성하기 전에 먼저, 산소가 없는 플라즈마(Plasma) 분위기에서 예비-가열(Pre-Heating) 공정을 수행하고, 그런 다음, 산소가 있는 플라즈마 분위기에서 예비-가열 공정을 수행하여 소자분리막을 형성한다.
이렇게 하면, 상기와 같이 산소가 없는 플라즈마 분위기에서 예비-가열 공정을 수행함으로써, 그에 따른 선형질화막과 측벽산화막의 스트레스 차이에 의한 선형질화막의 들뜸, 즉 파티클(Particle)의 생성을 방지할 수 있다.
따라서, 상기와 같이 선형질화막의 들뜸 현상을 방지할 수 있음으로써, 후속의 소자분리막용 절연막인 HDP막의 갭-필 특성을 향상시킬 수 있다.
또한, 상기와 같이 산소가 없는 플라즈마 분위기에서 예비-가열 공정을 수행하고, 다시 산소가 없는 플라즈마 분위기에서 예비-가열 공정이 수행되어 가열된 반도체 기판에 대해 일부 시간 동안만 산소를 유입시켜 예비-가열 공정을 수행함으로써, 상기와 같이 예비-가열 공정을 수행하여 후속 HDP막의 갭-필(Gap-Fill) 특성을 향상시켜 산화막이 부풀어 오르는 현상을 방지할 수 있음은 물론, 상기 일부 시간 동안 유입된 산소에 의해 선형질화막의 소실을 방지할 수 있다.
자세하게 도 4a 내지 도 4f는 본 발명의 실시예에 따른 반도체 소자의 소자분리막 형성방법을 설명하기 위해 도시한 공정별 단면도로서, 이를 설명하면 다음과 같다.
도 4a를 참조하면, 소자분리영역을 갖는 반도체 기판(400) 상에 패드산화막(402) 및 패드질화막(404)의 적층 구조로 이루어진 하드마스크를 형성한다.
도 4b를 참조하면, 상기 패드산화막(402) 및 패드질화막(404)의 적층 구조로 이루어진 하드마스크 상에 상기 소자분리영역을 노출시키기 위한 마스크패턴(도시안됨)을 형성하고, 상기 마스크패턴을 식각마스크로 상기 패드질화막(404)을 식각한다.
그런다음, 상기 패드질화막(404)을 식각마스크로 이용하여 상기 패드산화막(402) 및 반도체 기판(400)의 소자분리영역을 식각하여 소자분리막용 트렌치(T)를 형성한다.
도 4c를 참조하면, 상기 트렌치(T) 표면 상에 열 산화 공정을 거쳐 측벽산화막(406)을 형성하고, 상기 측벽산화막(406)이 형성된 트렌치(T) 표면을 포함한 반도체 기판(400) 상에 선형질화막(408)을 형성한다.
도 4d를 참조하면, 상기 선형질화막(408)이 형성된 트렌치(T) 표면을 포함한 반도체 기판(400)에 대해 후속의 HDP막 갭-필(Gap-Fill) 특성을 향상시키기 위한 예비-가열 공정을 수행한다.
여기서, 상기 예비-가열 공정은 전체 45∼180초 정도의 시간으로 수행하도록 한다. 이때, 상기 예비-가열 공정은 산소를 사용하지 않는 예비-가열 공정 및 산소를 사용하는 예비-가열 공정의 두 공정으로 수행하는 것이 바람직하며, 상기 산소를 사용하지 않는 예비-가열 공정은 전체 예비-가열 시간의 20∼49% 정도의 범위 내에서 수행한다.
또한, 상기 예비-가열 공정은 플라즈마 분위기에서 3000∼6000W의 파워 및 2∼10mTorr 압력의 조건으로 수행하도록 한다.
도 4e를 참조하면, 예비-가열 공정이 수행된 반도체 기판(400) 상에 상기 트렌치(T)를 매립하도록 HDP(High Density Plasma)막(412)을 형성한다.
도 4f를 참조하면, 상기 HDP막(412) 및 선형질화막(408)을 상기 하드마스크가 노출될때까지 CMP하여 제거하고, 상기 노출된 하드마스크를 상기 반도체 기판(400)이 노출될때까지 제거하여 본 발명의 실시예에 따른 소자분리막을 형성한다.
한편, 상기와 같이 산소를 사용하지 않는 가열 공정 및 산소를 사용하는 가열 공정은 그 공정 순서를 바꾸어, 상기 산소를 사용하는 가열 공정 수행 후, 상기 산소를 사용하지 않는 가열 공정의 방법으로도 수행할 수도 있다.
전술한 바와 같이, 본 발명은 상기와 같이 산소가 없는 플라즈마 분위기에서 예비-가열 공정을 수행함으로써, 그에 따른 선형질화막과 측벽산화막의 스트레스 차이에 의한 선형질화막의 들뜸, 즉 파티클(Particle)의 생성을 방지할 수 있다.
따라서, 상기와 같이 선형질화막의 들뜸 현상을 방지할 수 있음으로써, 후속의 소자분리막용 절연막인 HDP막의 갭-필 특성을 향상시킬 수 있다.
또한, 상기와 같이 산소가 없는 플라즈마 분위기에서 예비-가열 공정을 수행하고, 다시 산소가 없는 플라즈마 분위기에서 예비-가열 공정이 수행되어 가열된 반도체 기판에 대해 일부 시간 동안만 산소를 유입시켜 예비-가열 공정을 수행함으로써, 상기와 같이 예비-가열 공정을 수행하여 후속 HDP막의 갭-필(Gap-Fill) 특성을 향상시켜 산화막이 부풀어 오르는 현상을 방지할 수 있음은 물론, 상기 일부 시간 동안 유입된 산소에 의해 선형질화막의 소실을 방지할 수 있다.
이상, 전술한 본 발명의 실시예들에서는 특정 실시예에 관련하고 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당 업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
이상에서와 같이 본 발명은, 상기와 같이 산소가 없는 플라즈마 분위기에서 예비-가열 공정을 수행함으로써, 그에 따른 선형질화막과 측벽산화막의 스트레스 차이에 의한 선형질화막의 들뜸, 즉 파티클(Particle)의 생성을 방지할 수 있다.
따라서, 본 발명은 상기와 같이 선형질화막의 들뜸 현상을 방지할 수 있음으로써, 후속의 소자분리막용 절연막인 HDP막의 갭-필 특성을 향상시킬 수 있다.
또한, 본 발명은 상기와 같이 산소가 없는 플라즈마 분위기에서 예비-가열 공정을 수행하고, 다시 산소가 없는 플라즈마 분위기에서 예비-가열 공정이 수행되어 가열된 반도체 기판에 대해 일부 시간 동안만 산소를 유입시켜 2단계의 예비-가열 공정을 수행함으로써, 상기와 같이 예비-가열 공정을 수행하여 후속 HDP막의 갭-필(Gap-Fill) 특성을 향상시켜 산화막이 부풀어 오르는 현상을 방지할 수 있음은 물론, 상기 일부 시간 동안 유입된 산소에 의해 선형질화막의 소실을 방지할 수 있다.

Claims (9)

  1. 반도체 기판 내에 상기 반도체 기판을 식각하여 트렌치를 형성하는 단계;
    상기 트렌치 표면을 포함한 반도체 기판 상에 선형질화막을 형성하는 단계;
    상기 선형질 화막이 형성된 반도체 기판에 대해 O2 가스와 불활성 가스의 혼합 가스 분위기에서 가열하는 공정 및 불활성 가스 분위기에서 가열하는 공정의 두 공정을 포함하는 예비-가열 공정을 수행하는 단계; 및
    상기 트렌치를 매립하도록 HDP막을 형성하는 단계;
    를 포함하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
  2. 제 1 항에 있어서,
    상기 예비-가열 공정은 500∼700℃의 온도에서 수행하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
  3. 제 1 항에 있어서,
    상기 예비-가열 공정은 45∼180초의 시간 동안 수행하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
  4. 삭제
  5. 제 1 항에 있어서,
    상기 불활성 가스 분위기에서 가열하는 단계는 전체 예비-가열 시간의 20∼49%의 시간 동안 수행하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
  6. 제 1 항에 있어서,
    상기 O2 가스와 불활성 가스의 혼합 가스 분위기에서 가열하는 공정 및 불활성 가스 분위기에서 가열하는 공정의 두 공정을 포함하는 예비-가열 공정을 수행하는 단계는,
    상기 O2 가스와 불활성 가스의 혼합된 가스 분위기에서 가열하는 공정 수행 후, 상기 불활성 가스 분위기에서 가열하는 공정을 수행하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
  7. 제 1 항에 있어서,
    상기 O2 가스와 불활성 가스의 혼합 가스 분위기에서 가열하는 공정 및 불활성 가스 분위기에서 가열하는 공정의 두 공정을 포함하는 예비-가열 공정을 수행하는 단계는,
    상기 불활성 가스 분위기에서 가열하는 공정 수행 후, 상기 O2 가스와 불활성 가스의 혼합된 가스 분위기에서 가열하는 공정을 수행하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
  8. 제 1 항에 있어서,
    상기 예비-가열 공정은 플라즈마 분위기에서 3000∼6000W의 파워로 수행하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
  9. 제 1 항에 있어서,
    상기 예비-가열 공정은 플라즈마 분위기에서 2∼10mTorr 압력으로 수행하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
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Citations (3)

* Cited by examiner, † Cited by third party
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KR20040048458A (ko) * 2002-12-03 2004-06-10 주식회사 하이닉스반도체 반도체 소자의 소자분리막 형성방법
KR20050114439A (ko) * 2004-06-01 2005-12-06 주식회사 하이닉스반도체 반도체 소자의 소자분리막 형성 방법

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR980006069A (ko) * 1996-06-27 1998-03-30 김주용 반도체 장치의 소자분리막 형성방법
KR20040048458A (ko) * 2002-12-03 2004-06-10 주식회사 하이닉스반도체 반도체 소자의 소자분리막 형성방법
KR20050114439A (ko) * 2004-06-01 2005-12-06 주식회사 하이닉스반도체 반도체 소자의 소자분리막 형성 방법

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