KR20050003009A - 반도체 소자의 트렌치형 소자분리막 형성방법 - Google Patents
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Abstract
본 발명은 반도체 제조 기술에 관한 것으로, 특히 소자간의 전기적 분리를 위한 소자분리 공정에 관한 것이며, 더 자세히는 트렌치형 소자분리막 형성방법에 관한 것이다. 본 발명은 트렌치 갭필 마진을 확보할 수 있는 반도체 소자의 트렌치형 소자분리막 형성방법을 제공하는데 그 목적이 있다. 실리콘 기판 상에 소자분리 영역을 오픈시키는 트렌치 마스크 패턴을 형성하는 단계; 상기 트렌치 마스크 패턴을 식각 베리어로 사용하여 노출된 상기 실리콘 기판을 선택적으로 식각하여 트렌치를 형성하는 단계; 노출된 상기 트렌치 측벽에 측벽 산화막을 형성하는 단계; 상기 측벽 산화막이 형성된 전체 구조 표면을 따라 라이너 질화막을 형성하는 단계; 상기 라이너 질화막이 형성된 전체 구조 상부에 라이너 산화막을 형성하여 상기 트렌치의 일부를 매립하는 단계; 상기 라이너 산화막의 일부를 스퍼터 식각하는 단계; 및 상기 트렌치의 나머지 부분에 트렌치 매립 산화막을 매립하는 단계를 포함하는 반도체 소자의 트렌치형 소자분리막 형성방법이 제공된다.
Description
본 발명은 반도체 제조 기술에 관한 것으로, 특히 소자간의 전기적 분리를 위한 소자분리 공정에 관한 것이며, 더 자세히는 트렌치형 소자분리막 형성방법에 관한 것이다.
전통적인 소자분리 공정인 실리콘국부산화(LOCOS) 공정은 근본적으로 버즈비크(Bird's beak)로부터 자유로울 수 없으며, 버즈비크에 의한 활성영역의 감소로 인하여 초고집적 반도체 소자에 적용하기 어렵게 되었다.
한편, 트렌치 소자분리(shallow trench isolation, STI) 공정은 반도체 소자의 디자인 룰(design rule)의 감소에 따른 필드 산화막의 열화와 같은 공정의 불안정 요인을 근본적으로 해결할 수 있고, 활성영역의 확보에 유리한 소자분리 공정으로 부각되고 있으며, 향후 기가(giga)급 DRAM과 같은 초고집적 반도체 소자 제조 공정에의 적용이 유망한 기술이다.
종래의 STI 공정은 실리콘 기판 상에 패드 산화막 및 패드 질화막을 형성하고, 이를 선택 식각하여 트렌치 마스크를 형성한 다음, 패터닝된 패드 질화막을 식각 마스크로 사용하여 실리콘 기판을 건식 식각함으로써 트렌치를 형성하고, 계속하여 측벽 산화 공정, 라이너 질화막(liner nitride)/라이너 산화막(liner oxide) 증착 공정 등을 실시한 후, 고밀도플라즈마(high density plasma, HDP) 산화막을 증착하여 트렌치를 매립하고, 화학·기계적 연마(chemical mechanical polishing, CMP) 공정을 실시하여 평탄화를 이룬 다음, 패드 질화막 및 패드 산화막을 제거하여 소자분리막을 형성하게 된다.
일반적으로, STI 공정을 진행함에 있어서 상기한 바와 같이 라이너 질화막을적용하고 있다. 라이너 질화막은 후속 산화 분위기에서의 열공정에 의해 활성 영역과 소자분리 영역의 경계면의 실리콘 기판이 산화됨에 따른 스트레스를 감소시키고, 소자분리막과 실리콘 기판 간의 도펀트 확산을 억제함으로써 소자의 동작 특성, 특히 리프레시 특성을 개선하는데 기여한다. 한편, 이러한 리프레시 특성은 소자의 고집적화가 진행될수록 더욱 중요시되고 있어 라이너 질화막의 사용은 거의 불가피한 것으로 보고되고 있다.
한편, 라이너 질화막은 질화막 특유의 인장성 응력 때문에 HDP 산화막과 직접 접촉하게 되면 버블 형태의 결함을 유발할 가능성이 있기 때문에 라이너 질화막과 HDP 산화막 사이에 라이너 산화막(압축성 응력을 가지므로 라이너 질화막의 인장성 응력을 상쇄함)을 응력 버퍼층으로 삽입하고 있다. 그러나, 라이너 산화막이 반드시 필요한 것은 아니므로, 경우에 따라서 라이너 산화막 증착을 생략하기도 한다.
다른 한편, 라이너 질화막이 가지는 전자 트랩(electron trap)의 존재로 인하여 PMOS 트랜지스터에서의 소자분리 특성 저하가 빈번히 나타나고 있는 바, 이를 개선하기 위해서는 라이너 질화막과 실리콘 기판 사이의 산화막(측벽 산화막)의 두께가 두꺼워져야 한다.
반도체 소자의 고집적화는 활성영역 및 소자분리 영역의 폭의 축소를 수반한다. 통상적으로, 라이너 질화막은 50∼200Å 두께로 증착되고 있으며, 측벽 산화막 역시 라이너 질화막과 거의 같은 두께로 형성하고 있다. 이처럼 라이너 질화막의 적용에 의해 트렌치 매립 절연막의 갭필 마진이 저하되는 문제점이 있었다. 특히,서브-100nm 스케일의 DRAM의 경우, 트렌치 갭필 공정시 종횡비(aspect ratio)가 10 이상으로서, 기존에 사용되어 온 HDP CVD 공정으로는 갭필 자체가 불가능한 상태이다.
한편, 전술한 바와 같은 STI 공정에서의 트렌치 갭필 마진은 라이너 질화막을 적용하지 않는 경우에도 나타날 수 있다.
본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 트렌치 갭필 마진을 확보할 수 있는 반도체 소자의 트렌치형 소자분리막 형성방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1e는 본 발명의 일 실시예에 따른 STI 공정을 나타낸 단면도.
* 도면의 주요 부분에 대한 부호의 설명
10 : 실리콘 기판
11 : 패드 산화막
12 : 패드 질화막
13 : 측벽 산화막
14 : 라이너 질화막
15 : 라이너 산화막
16 : HDP 산화막
상기의 기술적 과제를 달성하기 위한 본 발명의 일 측면에 따르면, 실리콘 기판 상에 소자분리 영역을 오픈시키는 트렌치 마스크 패턴을 형성하는 단계; 상기 트렌치 마스크 패턴을 식각 베리어로 사용하여 노출된 상기 실리콘 기판을 선택적으로 식각하여 트렌치를 형성하는 단계; 노출된 상기 트렌치 측벽에 측벽 산화막을 형성하는 단계; 상기 측벽 산화막이 형성된 전체 구조 표면을 따라 라이너 질화막을 형성하는 단계; 상기 라이너 질화막이 형성된 전체 구조 상부에 라이너 산화막을 형성하여 상기 트렌치의 일부를 매립하는 단계; 상기 라이너 산화막의 일부를 스퍼터 식각하는 단계; 및 상기 트렌치의 나머지 부분에 트렌치 매립 산화막을 매립하는 단계를 포함하는 반도체 소자의 트렌치형 소자분리막 형성방법이 제공된다.
이하, 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예를 소개하기로 한다.
도 1a 내지 도 1e는 본 발명의 일 실시예에 따른 STI 공정을 나타낸 단면도이다.
본 실시예에 따른 STI 공정은 우선, 도 1a에 도시된 바와 같이 실리콘 기판(10) 상에 패드 산화막(11) 및 패드 질화막(12)을 각각 50∼200Å 및 500∼2500Å의 두께로 형성한 다음, 소자분리 마스크를 이용한 사진 식각 공정을 실시하여 패드 질화막(12) 및 패드 산화막(11)을 차례로 선택 식각한 다음, 패드 질화막(12)을 식각 마스크로 사용하여 실리콘 기판(10)을 2000∼5000Å 깊이로 건식 식각함으로써 트렌치를 형성한다. 이어서, 열산화 공정을 실시하여 노출된 트렌치 영역에 50∼150Å 두께(PMOS 트랜지스터에서의 핫캐리어 열화나 STI 펀치쓰루 누설열화 등을 막기 위해 100Å 이상이 바람직)의 측벽 산화막(13)을 형성하고, 전체 구조 표면을 따라 50∼150Å 두께의 라이너 질화막(14)을 증착한 다음, 전체 구조 상부에 라이너 산화막(15)을 증착한다. 이때, 라이너 산화막(15)은 LPCVD 또는 APCVD 방식과 같이 50% 이상의 측벽 스텝 커버리지를 갖는 증착법을 이용하는 것이 바람직하며, SiH4, Si2H6, SiH2Cl2, Si(OC2H5)4가스 등의 실리콘(Si) 전구체와, O2,N2O, O3, NO2, H2O 가스 등의 산소(O) 전구체를 사용하는 것이 바람직하다. 또한, 그 증착 온도는 400∼1000℃, 증착 압력은 1∼1000Torr 범위에서 설정하여 라이너 질화막(14) 증착 후 남은 스페이스로 환산할 시 가장 좁은 지역의 스페이스의 30∼70%에 해당하는 두께로 증착한다. 이 정도의 두께로 라이너 산화막(15)을 증착하면 도면에 도시된 바와 같이 트렌치가 거의 매립될 정도에 이르게 된다. 그리고, 경우에 따라서는 O2, N2, O3, NO2단일 가스 또는 H2+O2, H2O+H2+O2혼합 가스 분위기에서 300∼1200℃ 온도로 1분 이상 열처리(또는 600℃ 이상의 온도에서 1초 이상 급속열처리)를 실시하여 라이너 산화막(15)의 막질을 치밀화할수도 있다.
다음으로, 도 1b에 도시된 바와 같이 라이너 산화막(15)에 대한 스퍼터 식각을 실시한다. 스퍼터 식각은 He, O2, N2, Ne, Xe, Kr 단일 가스 또는 이들의 혼합가스를 플라즈마 챔버 내에 주입하여 스퍼터링을 수행할 수 있으며, 0.001∼100mTorr의 압력, 10kHz∼10GHz의 RF 주파수 범위로 발생시킨 플라즈마를 이용하여 스퍼터링을 수행하고, 10kHz∼10GHz의 바이어스 RF 파워를 공급하여 스퍼터링을 조절하고, 스퍼터링 후 동일 챔버에서 실리콘 및 산소를 포함하는 가스를 주입하여 실리콘산화막이 증착되도록 하는 과정을 진행할 수 있다. 스퍼터 식각은 토폴로지에 대한 의존성을 가지므로 상대적으로 토폴로지가 높은 트렌치 입구 부분과 패드 질화막(12) 코너 부분에서 빠른 스퍼터비를 보인다. 또한, 스퍼터링에는 재증착 현상이 수반되어 트렌치의 입구 부분이 막히게 된다. 이러한 과정은 HDP CVD 챔버에서 진행할 수 있으며, 이 경우 스퍼터링 식각시 온도 증가가 동반되어 라이너질화막(24)의 리프팅 방지 및 초기 웨이퍼의 온도를 증가시켜 후속 HDP 산화막 증착시 갭필 능력을 향상시키는 데에도 도움이 된다. 미설명 도면 부호 '15a'는 스퍼터 식각 후 잔류하는 라이너 산화막을 나타낸 것이다.
이어서, 도 1c에 도시된 바와 같이 HDP 산화막(16)을 증착하여 트렌치의 나머지 부분을 완전히 매립한다. 이때, 갭필해야할 부분이 적고 종횡비가 크지 않기 때문에 HDP 산화막(16)을 대신하여 일반적으로 사용되고 있는 SiH4, Si2H6, TEOS 등의 반응소스를 이용한 LPCVD, SACVD, PECVD, APCVD 방식의 산화막을 사용할 수 있으며, 하이드로젠실세스퀴옥산(hydrogen silsesquioxane) 또는 폴리-실라잰(poly-silazane)형의 무기 SOG를 사용할 수 있다.
계속하여, 도 1d에 도시된 바와 같이 CMP 공정을 실시하여 HDP 산화막(16)을 평탄화시킨다. 이 과정에서 패드 질화막(12) 상부의 라이너 질화막(14)은 제거될 수 있다.
도 1e는 상기 CMP 공정 후, 질화막 식각 용액(예컨대, 인산 용액)을 사용하여 노출된 라이너 질화막(14) 및 패드 질화막(12)을 습식 제거하고, 패드 산화막(11)을 습식 제거하여 STI 공정을 완료한 후, 후속 공정을 진행하여 게이트 산화막(17) 및 게이트 전극(18)이 형성된 상태를 나타낸 것이다.
전술한 바와 같이 STI 공정을 진행하는 경우, 라이너 질화막의 적용에도 불구하고 트렌치 갭필 마진을 충분히 확보할 수 있으며, 이러한 갭필 마진의 확보를 통해 측벽 산화막을 충분한 두께로 증착할 수 있어 PMOS 트랜지스터에서의 소자분리 특성의 열화를 방지할 수 있다.
한편, 스퍼터 식각시 플라즈마 히팅 효율 증가로 인한 공정 시간 감소 및 생산성 증가 효과를 얻을 수 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
예컨대, 전술한 실시예에서는 트렌치 식각 공정 후 측벽 희생 산화 공정을 수행하지 않는 경우를 일례로 들어 설명하였으나, 측벽 희생 산화 공정을 수행하는 경우에도 본 발명은 적용된다.
전술한 본 발명은 STI 공정시 갭필 마진을 확보하는 효과가 있으며, 이로 인하여 반도체 소자의 신뢰도 및 수율 개선을 기대할 수 있다.
Claims (7)
- 실리콘 기판 상에 소자분리 영역을 오픈시키는 트렌치 마스크 패턴을 형성하는 단계;상기 트렌치 마스크 패턴을 식각 베리어로 사용하여 노출된 상기 실리콘 기판을 선택적으로 식각하여 트렌치를 형성하는 단계;노출된 상기 트렌치 측벽에 측벽 산화막을 형성하는 단계;상기 측벽 산화막이 형성된 전체 구조 표면을 따라 라이너 질화막을 형성하는 단계;상기 라이너 질화막이 형성된 전체 구조 상부에 라이너 산화막을 형성하여 상기 트렌치의 일부를 매립하는 단계;상기 라이너 산화막의 일부를 스퍼터 식각하는 단계; 및상기 트렌치의 나머지 부분에 트렌치 매립 산화막을 매립하는 단계를 포함하는 반도체 소자의 트렌치형 소자분리막 형성방법.
- 제1항에 있어서,상기 라이너 산화막을 형성하여 상기 트렌치의 일부를 매립하는 단계 수행 후,상기 라이너 산화막의 막질을 치밀화하기 위하여 O2, N2, O3, NO2단일 가스 또는 H2+O2, H2O+H2+O2혼합가스 분위기에서 열처리하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 트렌치형 소자분리막 형성방법.
- 제1항 또는 제2항에 있어서,상기 라이너 산화막은 상기 라이너 질화막 증착 후 남은 스페이스로 환산할 시 가장 좁은 지역의 스페이스의 30∼70%에 해당하는 두께로 증착하는 것을 특징으로 하는 반도체 소자의 트렌치형 소자분리막 형성방법.
- 제3항에 있어서,상기 라이너 산화막은 LPCVD 또는 APCVD 방식을 사용하여 증착 온도 400∼1000℃, 증착 압력 1∼1000Torr 조건 하에서 증착하는 것을 특징으로 하는 반도체 소자의 트렌치형 소자분리막 형성방법.
- 제3항에 있어서,상기 라이너 산화막의 일부를 스퍼터 식각하는 단계는,He, O2, N2, Ne, Xe, Kr 단일 가스 또는 이들의 혼합가스를 이용하여 수행하는 것을 특징으로 하는 반도체 소자의 트렌치형 소자분리막 형성방법.
- 제5항에 있어서,상기 라이너 산화막의 일부를 스퍼터 식각하는 단계는,상기 0.001∼100mTorr의 압력, 10kHz∼10GHz의 RF 주파수 범위로 발생시킨 플라즈마를 이용하여 스퍼터링을 수행하는 단계;10kHz∼10GHz의 바이어스 RF 파워를 공급하여 스퍼터링을 조절하는 단계; 및스퍼터링 후 동일 챔버에서 실리콘 및 산소를 포함하는 가스를 주입하여 실리콘산화막이 증착되도록 하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 트렌치형 소자분리막 형성방법.
- 제5항에 있어서,상기 라이너 산화막의 일부를 스퍼터 식각하는 단계와, 상기 트렌치의 나머지 부분에 트렌치 매립 산화막을 매립하는 단계는 하나의 HDP CVD 챔버 내에서 수행하는 것을 특징으로 하는 반도체 소자의 트렌치형 소자분리막 형성방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020030043135A KR20050003009A (ko) | 2003-06-30 | 2003-06-30 | 반도체 소자의 트렌치형 소자분리막 형성방법 |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020030043135A KR20050003009A (ko) | 2003-06-30 | 2003-06-30 | 반도체 소자의 트렌치형 소자분리막 형성방법 |
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| Publication Number | Publication Date |
|---|---|
| KR20050003009A true KR20050003009A (ko) | 2005-01-10 |
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ID=37218256
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| KR1020030043135A KR20050003009A (ko) | 2003-06-30 | 2003-06-30 | 반도체 소자의 트렌치형 소자분리막 형성방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20050003009A (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100831682B1 (ko) * | 2006-12-29 | 2008-05-22 | 주식회사 하이닉스반도체 | 반도체 소자의 소자분리막 형성방법 |
-
2003
- 2003-06-30 KR KR1020030043135A patent/KR20050003009A/ko not_active Application Discontinuation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100831682B1 (ko) * | 2006-12-29 | 2008-05-22 | 주식회사 하이닉스반도체 | 반도체 소자의 소자분리막 형성방법 |
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