KR20100046406A - 반도체 소자 및 그 제조방법 - Google Patents
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Abstract
본 발명은 반도체 소자 및 그 제조방법에 관한 것으로서, 반도체 기판을 식각하여 트렌치를 형성하는 단계와, 트렌치 내부를 포함하도록 반도체 기판 상에 라이너 질화막을 형성하는 단계와, 라이너 질화막상에 HTO막을 증착하는 단계와, HTO막이 증착된 트렌치의 내부를 포함하는 반도체 기판 상에 갭필 절연막을 형성하고, 갭필 절연막을 평탄화하여 소자분리막을 형성하는 단계를 포함한다. 따라서 본 발명에 의하면 패드 질화막과 트렌치 내부 하측의 손상을 방지할 수 있도록 기판 전면과 트렌치의 내부에 HTO막을 증착함으로써, 품질이 우수한 반도체 소자를 제공할 수 있는 효과가 있다.
반도체 소자, 트렌치, 식각, HTO막, CVD
Description
본 발명은 반도체 소자 및 그 제조방법에 관한 것으로, 더욱 상세하게는 고밀도 플라즈마 화학기상증착(CVD)시 쉘로우 트렌치 아이솔레이션(Shallow Trench Isolation : STI)의 상단부나 하부가 손상되는 것을 방지할 수 있는 반도체 소자 및 그 제조방법에 관한 것이다.
반도체 소자의 동작 전류를 증가시키기 위해서, 최근에 많이 연구 중에 있는 방법 중 한 가지가 소자에 기계적 응력을 가하여 채널영역에 변형(strain)을 조절하는 방법이다. 즉, 채널영역에 일정한 변형이 일어나면 캐리어(carrier)들의 이동도(mobility)가 영향을 받게 되는데, 이러한 특성을 이용하여 동작 전류를 향상시키고 있다.
특히, NMOS 트랜지스터의 채널영역에 인장변형(tensile strain)이 일어나면, 전자 캐리어(electron carrier)들의 이동도가 향상되고, PMOS 트랜지스터의 채널영역에서 압축변형(compressive strain)이 일어나면 정공 캐리어(hole carrier)들의 이동도가 향상된다.
이러한 동작 특성에 따라, 반도체 소자 사이를 분리하는 방법에서는 선택적 산화에 의한 소자 분리막 형성(LOCal Oxidation of Silicon:LOCOS) 방식 대신에 쉘로우 트렌치 아이솔레이션(Shallow Trench Isolation : STI) 방식이 이용되고 있다.
쉘로우 트렌치 아이솔레이션 방식은 반도체 기판에 형성된 쉘로우 트렌치의 내부에 갭필 절연막(gap filling dielectric layer)이 채워져 소자 분리막을 형성한다. 따라서, 선택적 산화에 의한 소자 분리막 형성 방식에서의 버즈 빅(bird's beak)과 같은 치수 손실의 문제가 없다는 장점 등이 있다.
반면에, 쉘로우 트렌치 아이솔레이션 방식은 선택적 산화에 의한 소자 분리막 형성 방식에 비하여 제조 공정이 복잡하다는 단점이 있다. 또한, 쉘로우 트렌치 아이솔레이션 방식에는 응력(stress), 리세스(recess), 트렌치 갭필(gap fill)이라는 문제점이 있다. 특히, 트렌치를 채우는 갭필 과정에서 고밀도 플라즈마(High Density Plasma) 화학기상증착(CVD)시 에칭과 증착을 동시에 하기 때문에 일부 쉘로우 트렌치 아이솔레이션(STI)이 손상을 받는 문제점이 있었다.
도 1a 내지 도 1e는 종래 기술에 따른 반도체 소자의 제조 방법을 설명하기 위한 공정 단면도들이다.
도 1a 내지 1d를 참조하면, 반도체 기판(10) 상에 패드 산화막(pad oxide:12)과 패드 질화막(pad nitride:14)을 차례로 적층 형성된다. 그리고 패드 질화막(14)상에 포토레지스트 패턴(16)을 형성한 후, 패드 질화막(14) 및 패드 산 화막(12)을 식각하여 소자 분리 영역의 반도체 기판(10) 표면을 노출하는 개구부를 갖는 마스크 패턴(17)을 형성한다.
포토레지스트 패턴(16)을 제거한 후, 마스크 패턴(17)을 마스크로 소자 분리 영역의 반도체 기판(10)을 식각하여 트렌치(18)를 형성한다. 또는, 마스크 패턴(17)을 마스크로 하는 식각 대신에 포토레지스트 패턴(16)을 마스크로 하여 패드 질화막(14), 패드 산화막(12) 및 반도체 기판(10)을 연속적으로 식각함으로써, 트렌치(18)를 형성하기도 한다.
그리고 트렌치(18)의 내부를 포함하는 반도체 기판(10) 상에 실리콘 산화막으로 이루어지는 갭필 절연막(24)을 고밀도 플라즈마 화학기상증착(CVD) 방식으로 형성하며, 갭필 절연막(24)을 화학적 기계적 연마(CMP :Chemical Mechanical Polishing)로 평탄화함으로써, 소자 분리막(24a)을 형성한다. 소자 분리막(24a)은 반도체 기판(10)의 활성영역을 한정한다.
그러나, 트렌치(18)의 내부를 고밀도 플라즈마 화학기상증착(CVD) 방식으로 갭필 절연막(24)을 형성하는 단계에서 패드 질화막(14)이 손상되거나 트렌치(18)의 내부 하측이 손상되는 문제점이 있었다.
따라서 본 발명에서는 상기와 같은 문제점 해소를 위하여 안출된 것으로서, 기판의 전면과 트렌치의 내부에 HTO막을 증착함으로써, HTO막을 통해 고밀도 플라 즈마 화학기상증착 또는 갭필 절연막의 평탄화 공정시 패드 질화막과 트렌치 내부 하측의 손상을 방지함과 동시에 갭필 산화막과 라이너 질화막간의 접착력을 향상시킬 수 있는 반도체 소자 및 그 제조방법을 제공하는 것을 그 목적으로 한다.
이상 설명한 바와 같이 본 발명의 반도체 소자 및 그 제조방법에 따르면, 패드 질화막과 트렌치 내부 하측의 손상을 방지할 수 있도록 기판 전면과 트렌치의 내부에 HTO막을 증착함으로써, 품질이 우수한 반도체 소자를 제공할 수 있는 효과가 있다.
이하 첨부된 도면을 참조하여 본 발명의 동작 원리를 상세히 설명한다. 하기에서 본 발명을 설명함에 있어서 공지 기능 또는 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략할 것이다. 그리고 후술되는 용어들은 본 발명에서의 기능을 고려하여 정의된 용어들로서 이는 사용자, 운용자의 의도 또는 관례 등에 따라 달라질 수 있다. 그러므로 그 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다.
상기한 기술적 과제를 달성하기 위하여, 본 발명은 반도체 소자를 제공한다. 이 반도체 소자는 트렌치를 갖는 반도체 기판과, 트렌치의 내부와 반도체 기판 상에 형성되는 라이너 질화막과, 라이너 질화막상에 증착되는 HTO막과, HTO막이 증착된 트렌치의 내부를 포함하도록 반도체 기판 상에 갭필 절연막을 형성하고, 갭필 절연막을 평탄화하여 형성되는 소자분리막을 포함한다.
그리고 라이너 질화막의 형성 이전에 트렌치의 내벽에 식각으로 발생되는 스트레스를 감소시키기 위하여 산화막이 형성될 수 있다.
라이너 질화막의 두께는 50∼100Å이고, HTO막의 두께는 50∼150Å이다.
또한 본 발명에서는 다른 기술적 과제를 달성하기 위하여 반도체 소자의 제조방법을 제공한다. 이 방법에 의하면, 반도체 기판을 식각하여 트렌치를 형성하는 단계와, 트렌치 내부를 포함하도록 반도체 기판 상에 라이너 질화막을 형성하는 단계와, 라이너 질화막상에 HTO막을 증착하는 단계와, HTO막이 증착된 트렌치의 내부를 포함하는 반도체 기판 상에 갭필 절연막을 형성하고, 갭필 절연막을 평탄화하여 소자분리막을 형성하는 단계를 포함한다.
그리고 반도체 기판을 식각하여 트렌치를 형성하는 단계 이후에, 트렌치의 내벽에 식각으로 발생되는 스트레스를 감소시키기 위하여 산화막이 형성되는 단계를 더 포함할 수 있다.
라이너 질화막을 형성하는 단계에서, 라이너 질화막의 두께는 50∼100Å이며, 라이너 질화막상에 HTO막을 증착하는 단계에서는 HTO막의 두께가 50∼150Å인 것을 특징으로 한다.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 따라서 도 2a 내지 도 2h는 본 발명의 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 공정 단면도이다.
도 2a를 참조하면, 반도체 기판(110) 상에 패드 산화막(112)과 패드 질화 막(114)을 차례로 적층 형성된다. 패드 산화막(112)은 열 산화 방식으로 형성된 실리콘 산화막일 수 있다. 패드 산화막(112)은 800℃ 정도의 온도에서 반도체 기판(110)을 열 산화하여 40∼65Å 범위의 두께를 갖게 형성될 수 있다. 패드 질화막(114)은 확산방식 또는 화학적 기상 증착(CVD : Chemical Vapor Deposition) 방식으로 형성된 실리콘 질화막일 수 있다. 패드 질화막(114)은 760℃ 정도의 온도에서 800∼1,500Å 범위의 두께를 갖게 형성될 수 있다. 패드질화막(114)은 산화되기 어려운 성질을 갖기 때문에, 그 하부의 반도체 기판(110)의 표면이 산화되는 것을 방지하는 마스크로서 사용될 수 있다. 또한, 패드 질화막(114) 하부의 패드 산화막(112)은 반도체 기판(110)과 패드 질화막(114) 사이의 계면에 발생하는 응력을 완화하고, 이 응력에 기인하는 반도체 기판(110)의 표면에서의 전위 결함 등이 발생하는 것을 방지할 수 있다.
도 2b를 참조하면, 패드 질화막(114) 상에 포토레지스트 패턴(116)을 형성한다. 포토레지스트 패턴(116)을 마스크로 패드 질화막(114) 및 패드 산화막(112)을 식각하여 패드 질화막 패턴(114a) 및 패드 산화막 패턴(112a)으로 이루어지는 트렌치용 마스크 패턴(117)을 형성한다. 패드 질화막(114) 및 패드 산화막(112)을 식각하는 공정은 건식 식각 방식을 사용할 수 있다.
도 2c를 참조하면, 포토레지스트 패턴(116)을 제거한 후, 트렌치용 마스크 패턴(117)을 마스크로 반도체 기판(110)을 식각하여 트렌치(118)를 형성한다. 트렌치(118)는 이방성 건식 식각 방식으로 반도체 기판(110)을 식각하여 대략 3,500∼4,500Å 범위의 깊이를 갖게 형성될 수 있다. 또는, 트렌치용 마스크 패턴(117)을 마스크로 하는 식각 공정 대신에 포토레지스트 패턴(116)을 마스크로 하여 패드 질화막(114), 패드 산화막(112) 및 반도체 기판(110)을 연속적으로 식각함으로써, 트렌치(118)를 형성할 수도 있다.
도 2d를 참조하면, 트렌치(118)를 형성한 후, 트렌치(118)의 내벽에 식각으로 발생된 스트레스를 감소시키도록 얇은 실리콘 산화막(120)을 형성한다. 산화막(120)의 두께는 40∼80Å인 것이 바람직하다.
그리고 도 2e에서는, 산화막(120)이 형성된 트렌치(118)의 내벽을 포함하는 반도체 기판(110) 상에 라이너 질화막(122)을 형성한다. 라이너 질화막(122)은 확산 방식 또는 화학적 기상 증착 방식으로 형성된 실리콘 질화막일 수 있다. 바람직하게는 라이너 질화막(122)은 대략 765℃ 정도의 온도에서 50∼100Å 범위의 두께를 갖게 형성될 수 있다. 라이너 질화막(122)은 트렌치(118) 내벽의 산화를 방지하고, 후속 공정에서의 응력 발생을 억제하기 위해서 형성할 수 있다.
도 2f에서는, 라이너 질화막(122)상에 HTO막(124)을 증착하게 된다. HTO(Hot Temperature Oxide:124)막은, 하기에서 설명하는 고밀도 플라즈마 화학기상증착 또는 갭필 절연막(126)의 평탄화 공정시 패드 질화막(114)과 트렌치(118) 내부 하측의 손상을 방지할 수 있다. 덧붙여, 라이너 질화막(122)과 갭필 절연막(124)과의 접착력을 향상 시켜 갭필 절연막(124)의 평탄화시 갭필 절연막(124)이 부분적으로 떨어져 나가는 것을 방지할 수 있다.
HTO막(124)은 50∼150Å 범위의 두께를 갖도록 증착된다.
도 2g를 참조하면, 트렌치(118)를 포함하는 반도체 기판(110)을 덮는 상에 갭필 절연막(124)을 형성한다.
갭필 절연막(126)은 화학적 기상 증착 방식으로 형성된 실리콘 산화막일 수 있다. 바람직하게는 갭필 절연막(126)은 반응 가스로 모노실란(SiH4) 또는 테오스(TEOS : Tetra EthOxy Silane)를 사용하는 열 분해 화학적 기상 증착 방식을 사용할 수 있다. 트렌치(118)의 폭이 0.20㎛ 이하, 또는 종횡비(aspect ratio)가 3이상일 경우에는 갭필 능력이 우수한 형성 방식인 반응 가스로 오존-테오스(O3-TEOS : Ozone TEOS)를 사용한 열분해 화학적 기상 증착 방식이나, 고밀도 플라즈마(HDP : High Density Plasma) 화학적 기상 증착 방식이 사용될 수 있다.
도 2h를 참조하면, 갭필 절연막(126)을 평탄화하여 소자 분리막(126a)을 형성한다.
갭필 절연막(126)을 화학적 기계적 연마(CMP :Chemical Mechanical Polishing) 방식으로 평탄화하는 것일 수 있다.
추후 공정으로 채널 이온 주입, 게이트 절연막 형성, 게이트 전극 형성, 제 1 스페이서(spacer) 형성, 저농도 불순물 영역 형성(LDD : Lightly Doped Drain), 제 2 스페이서 형성, 소오스/드레인 영역 형성, 샐리사이드 형성 및 콘택 플러그(contact plug) 형성 등의 일반적인 공정을 진행하여 반도체 소자를 제조할 수 있다.
그러므로, 본 발명에 따르면, 트렌치(118)의 내부에 라이너 질화막(122)과 HTO막(124)을 증착함으로써, HTO막(124)을 통해 고밀도 플라즈마 화학기상증착 또는 갭필 절연막의 평탄화 공정시 패드 질화막과 트렌치 내부 하측의 손상을 방지할 수 있다.
이상에서 설명한 것은 본 발명에 따른 반도체 소자 및 그 제조방법은 하나의 바람직한 실시예에 불과한 것으로서, 본 발명은 상기한 실시예에 한정되지 않고, 이하의 특허청구범위에서 청구하는 바와 같이 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변경 실시가 가능한 범위까지 본 발명의 기술적 사상이 있다고 할 것이다.
도 1a 내지 도 1d는 종래 기술에 따른 반도체 소자의 제조 방법을 설명하기 위한 공정 단면도이고,
도 2a 내지 도 2h는 본 발명의 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 공정 단면도이다.
<도면의 주요부분에 대한 부호의 설명>
100 : 반도체 기판 112 : 패드 산화막
114 : 패드 질화막 116 : 포토레지스트 패턴
117 : 마스크 패턴 118 : 트렌치
120 : 산화막 122 : 라이너 산화막
124 : HTO막 126 : 갭필 산화막
126a : 소자분리막
Claims (6)
- 트렌치를 갖는 반도체 기판과,상기 트렌치의 내부와 상기 반도체 기판 상에 형성되는 라이너 질화막과,상기 라이너 질화막상에 증착되는 HTO막과,상기 HTO막이 증착된 상기 트렌치의 내부를 포함하도록 상기 반도체 기판 상에 갭필 절연막을 형성하고, 상기 갭필 절연막을 평탄화하여 형성되는 소자분리막를 포함하는 반도체 소자.
- 제 1 항에 있어서,상기 라이너 질화막의 두께는 50∼100Å인 반도체 소자.
- 제 1 항에 있어서,상기 HTO막의 두께는 50∼150Å인 반도체 소자.
- 반도체 기판을 식각하여 트렌치를 형성하는 단계와,상기 트렌치 내부를 포함하도록 상기 반도체 기판 상에 라이너 질화막을 형 성하는 단계와,상기 라이너 질화막상에 HTO막을 증착하는 단계와,상기 HTO막이 증착된 상기 트렌치의 내부를 포함하는 상기 반도체 기판 상에 갭필 절연막을 형성하고, 상기 갭필 절연막을 평탄화하여 소자분리막을 형성하는 단계를 포함하는 반도체 소자의 제조방법.
- 제 4 항에 있어서,상기 라이너 질화막을 형성하는 단계에서,상기 라이너 질화막의 두께는 50∼100Å인 반도체 소자의 제조방법.
- 제 4 항에 있어서,상기 라이너 질화막상에 HTO막을 증착하는 단계에서,상기 HTO막의 두께는 50∼150Å인 반도체 소자의 제조방법.
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