KR100448232B1 - 반도체 장치의 소자 분리막 형성방법 - Google Patents

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Abstract

본 발명은 STI 공정을 통한 소자 분리막 형성 공정에서, 고밀도 플라즈마 산화막을 사용한 트렌치 매립시 발생하는 보이드를 방지하기 위하여 트렌치 매립을 2 단계로 진행한다. 즉, 먼저 단차 피복성이 우수한 산화막을 얇게 형성한 다음, 통상적인 고밀도 플라즈마 산화막을 증착함으로써 트렌치 측벽 희생 열산화막의 습식 제거시에 질화막 패턴 하부에 발생한 언더컷 부분을 보이드 없이 매립할 수 있도록 한다. 일반적으로 트렌치 매립시 사용되는 고밀도 플라즈마 산화막의 증착을 위해서는 적당량의 SiH4가스, O2가스 및 Ar 가스가 사용되는데, 막의 두께를 얇게 조절할 수 있고, 우수한 단차 피복성을 가지는 산화막을 얻기 위해서는 반응 챔버의 압력을 1∼10Torr 정도로 조절하고, 600℃ 이상의 온도에서 SiH4가스에 대한 O2가스의 유량비를 4배 이상으로 유지하여 증착 속도를 충분히 낮춘다. 이때, O2가스는 주로 산화막의 증착 반응에 사용되며, 반응에 참여하지 않은 잉여 O2가스는 백 스캐터링(back scattering) 효과를 유발하여 트렌치 모서리 부분의 물리적인 식각 없이 언더컷 부분에 밀(密)하게 산화막을 증착할 수 있도록 한다. 이렇게 증착된 접합 산화막은 산소를 많이 포함하기 때문에 습식 식각 속도 측면에서도 상당히 우수한 성질을 보인다. 그러나, 이러한 산화막의 두께가 두꺼울수록 후속 트렌치 매립 공정이 어려워지므로 그 증착 두께를 100Å 이하로 조절한다.

Description

반도체 장치의 소자 분리막 형성방법
본 발명은 반도체 제조 분야에 관한 것으로, 특히 1G DRAM급 이상의 초고집적 반도체 장치 제조 공정중 소자 분리막 형성 공정에 관한 것이며, 더 자세히는 STI(Shallow Trench Isolation) 공정에 관한 것이다.
STI 공정은 반도체 장치의 디자인 룰(design rule)의 감소에 따른 필드 산화막의 열화와 같은 공정의 불안정 요인을 근본적으로 해결할 수 있는 소자 분리 공정으로 부각되고 있으며, 향후 1G DRAM 또는 4G DRAM급 이상의 초고집적 반도체 장치 제조 공정에의 적용이 유망한 기술이다.
첨부된 도면 도 1a 내지 도 1c는 종래 기술에 따른 STI 공정을 도시한 것이다. 종래 기술에 따른 STI 공정은 다음과 같다.
우선, 도 1a에 도시된 바와 같이 실리콘 기판(10) 상에 패드 산화막(11) 및 질화막(12)을 차례로 증착하고, 소자 분리 마스크를 사용한 사진 식각 공정을 실시하여 질화막(12) 및 패드 산화막(11)을 차례로 선택적 식각하여 산화 방지막 패턴을 형성한 다음, 패드 산화막(11) 및 질화막(12)으로 이루어진 산화 방지막 패턴을 식각장벽으로 하여 실리콘 기판(10)을 트렌치 식각한다. 계속하여, 트렌치 식각시 발생한 실리콘 기판(10)의 식각 손상을 보상하기 위한 희생 열산화막(도시되지 않음)을 성장시키고, 이를 습식 제거한다. 이때, 습식 제거시 패드 산화막(11)의 과도한 습식 식각이 유발되어 질화막(12) 하부에 언더컷 부분(A)이 형성된다.
다음으로, 도 1b에 도시된 바와 같이 측벽 열산화막(도시되지 않음)을 성장시키고, 전체구조 상부에 고밀도 플라즈마 화학기상증착(HDPCVD) 방식의 트렌치 매립 산화막(13)을 증착한다. 그런데, 고밀도 플라즈마 화학기상증착 방식의 특성상 산화막 형성 가스의 직진성이 강하기 때문에 질화막(12) 하부에서 트렌치 모서리 부분에서 트렌치 매립 산화막(13)의 증착이 용이하지 않아 보이드(void)(B)가 유발된다.
계속하여, 도 1c에 도시된 바와 같이 화학·기계적 연마(CMP) 공정 및 질화막(12) 및 패드 산화막(11) 습식 제거 공정을 진행하여 최종적인 소자 분리막(15)을 형성한다. 이때, 도시된 바와 같이 트렌치 모서리의 소자 분리막(14) 에지 부분에서 해자(垓字, moat)(C)가 유발된다. 이러한 해자(C)에서 후속 게이트 전극 패터닝을 위한 폴리실리콘막 식각시에 폴리실리콘 잔유물이 남게되어 단락을 유발시킬 수 있으며, 실리콘 기판(10) 모서리 부근에서의 전기장 집중에 의한 소자의 전기적 특성 열화를 초래할 수 있다.
이러한 소자 분리막 에지 부분에 형성된 해자를 방지하기 위하여 즉, 트렌치 매립시 보이드 발생을 방지하기 위해서는 고밀도 플라즈마 내의 이온들의 기상 산란(gas phase scattering) 효과를 높여야 하는데, 이는 플라즈마 내의 아르곤(Ar)에 의한 트렌치 모서리 부분의 물리적인 식각을 유발하는 문제점이 있었다. 또한, 이온들의 직진성을 감소시켜 증착을 진행할 경우에는 오히려 트렌치 내부에 보이드가 형성될 우려가 있다.
본 발명은 STI 공정중 고밀도 플라즈마 산화막 매립시 트렌치 모서리 부분에서 보이드가 발생하는 현상을 방지할 수 있는 반도체 장치의 소자 분리막 형성방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1c는 종래 기술에 따른 STI(Shallow Trench Isolation) 공정도.
도 2a 내지 도 2d는 본 발명의 일실시예에 따른 STI 공정도.
* 도면의 주요 부분에 대한 부호의 설명
20 : 실리콘 기판 21 : 패드 산화막
22 : 질화막 23 : 제1 매립 산화막
24 : 제2 매립 산화막 25 : 최종적인 소자 분리막
A : 언더컷 부분
본 발명은 STI 공정을 통한 소자 분리막 형성 공정에서, 고밀도 플라즈마 산화막을 사용한 트렌치 매립시 발생하는 보이드를 방지하기 위하여 트렌치 매립을 2 단계로 진행한다. 즉, 먼저 단차 피복성이 우수한 산화막을 얇게 형성한 다음, 통상적인 고밀도 플라즈마 산화막을 증착함으로써 트렌치 측벽 희생 열산화막의 습식 제거시에 질화막 패턴 하부에 발생한 언더컷 부분을 보이드 없이 매립할 수 있도록 한다. 일반적으로 트렌치 매립시 사용되는 고밀도 플라즈마 산화막의 증착을 위해서는 적당량의 SiH4가스, O2가스 및 Ar 가스가 사용되는데, 막의 두께를 얇게 조절할 수 있고, 우수한 단차 피복성을 가지는 산화막을 얻기 위해서는 반응 챔버의 압력을 1∼10Torr 정도로 조절하고, 600℃ 이상의 온도에서 SiH4가스에 대한 O2가스의 유량비를 4배 이상으로 유지하여 증착 속도를 충분히 낮춘다. 이때, O2가스는 주로 산화막의 증착 반응에 사용되며, 반응에 참여하지 않은 잉여 O2가스는 백 스캐터링(back scattering) 효과를 유발하여 트렌치 모서리 부분의 물리적인 식각 없이 언더컷 부분에 밀(密)하게 산화막을 증착할 수 있도록 한다. 이렇게 증착된 접합 산화막은 산소를 많이 포함하기 때문에 습식 식각 속도 측면에서도 상당히 우수한 성질을 보인다. 그러나, 이러한 산화막의 두께가 두꺼울수록 후속 트렌치 매립 공정이 어려워지므로 그 증착 두께를 100Å 이하로 조절한다.
상술한 본 발명의 기술적 원리에 따라 본 발명으로부터 제공되는 특징적인 반도체 장치의 소자 분리막 형성방법은 반도체 기판 상에 산화 방지막 패턴을 형성하는 제1 단계; 상기 제1 단계 수행후 노출된 상기 반도체 기판을 선택 식각하여 트렌치를 형성하는 제2 단계; 상기 트렌치에 희생 열산화막을 형성하는 제3 단계; 상기 희생 열산화막을 습식 제거하는 제4 단계; 고밀도 플라즈마 방식을 사용하여 상기 트렌치의 일부를 매립하는 제1 매립 산화막을 증착하되, SiH4가스에 대한 O2가스의 유량비가 4배를 넘도록 하여 잉여 O2가스에 의한 산란 효과를 유발하는 제5 단계; 및 고밀도 플라즈마 방식을 사용하여 상기 트렌치의 나머지를 매립하는 제2 매립 산화막을 증착하는 제6 단계를 포함하여 이루어진다.
이하, 첨부된 도면을 참조하여 본 발명의 일실시예를 살펴본다.
첨부된 도면 도 2a 내지 도 2d는 본 발명의 일실시예에 따른 STI 공정을 도시한 것으로, 이하 이를 참조하여 본 발명의 일실시예에 따른 STI 공정을 설명한다.
우선, 도 2a에 도시된 바와 같이 실리콘 기판(20) 상에 패드 산화막(21) 및 질화막(22)을 차례로 형성한 다음, 소자 분리 마스크를 사용한 사진 및 식각 공정을 실시하여 질화막(22) 및 패드 산화막(21)을 차례로 선택적 식각하여 산화 방지막 패턴을 형성한 다음, 패드 산화막(21) 및 질화막(22)으로 이루어진 산화 방지막 패턴을 식각장벽으로 하여 실리콘 기판(20)을 트렌치 식각한다. 계속하여, 희생 열산화막(도시되지 않음)을 성장시키고 이를 습식 제거한 다음, 다시 트렌치 측벽에 측벽 열산화막(도시되지 않음)을 성장시킨다. 이러한 공정을 거치면서 패드 산화막 질화막(12) 하부에 언더컷 부분(A)이 형성된다.
다음으로, 도 2b에 도시된 바와 같이 웨이퍼를 고밀도 플라즈마 화학기상증착 챔버에 로딩(loading)하고, 트렌치 매립시 언더컷 부분(A)에서 보이드가 형성되는 것을 방지하기 위하여, 전체구조 상부에 그 두께를 얇게 조절할 수 있고 단차 피복성이 우수한 제1 매립 산화막(23)을 100Å 이하의 두께(더 두껍게 증착할 경우 후속 제2 매립 산화막의 매립이 어려워짐)로 증착한다. 제1 매립 산화막(23)의 증착시 1∼10Torr의 공정 압력 및 600℃ 이상의 온도에서 반응 가스로서 50sccm 이하의 SiH4가스와 200sccm 이상의 O2가스를 사용하되, SiH4가스에 대한 O2가스의 유량비를 4배 이상으로 유지하여야 한다. 또한, 플라즈마 발생을 위하여 400㎑∼13.56㎒의 고주파(RF) 전원을 사용하며, 웨이퍼에 500W∼5㎾의 전원을 인가한다. 이러한 접합층(23)의 증착을 통해 선행 공정시 발생한 언더컷 부분(A)을 매립할 수 있다.
계속하여, 도 2c에 도시된 바와 같이 통상적인 고밀도 플라즈마 화학기상증착 방식을 사용하여 제2 매립 산화막(24)을 전체구조 상부에 증착하여 트렌치를 매립한다.
이어서, 도 2d에 도시된 바와 같이 통상적인 화학·기계적 연마 공정 및 질화막(22)/패드 산화막(21) 습식 제거 공정을 실시하여 최종적인 소자 분리막(25)을 형성한다.
상술한 일실시예에서는 패드 산화막/질화막의 산화 방지막 패턴을 사용한 공정을 예로 들어 설명하였으나, 산화 방지막 패턴으로 패드 산화막과 질화막 사이에 완충 폴리실리콘막을 더 사용할 수 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
이상에서와 같이 본 발명은 고밀도 플라즈마 화학기상증착 방식을 사용할 경우에도 보이드 없이 트렌치를 매립할 수 있어 후속 폴리실리콘 식각 공정시 식각 잔유물에 의한 단락 현상을 방지할 수 있다. 또한, 트렌치 모서리 부분의 활성 영역 가장자리가 드러나지 않기 때문에 그 부분에서의 전기장 집중을 방지하여 소자의 전기적 특성 열화를 방지할 수 있다.

Claims (5)

  1. 반도체 기판 상에 산화 방지막 패턴을 형성하는 제1 단계;
    상기 제1 단계 수행후 노출된 상기 반도체 기판을 선택 식각하여 트렌치를 형성하는 제2 단계;
    상기 트렌치에 희생 열산화막을 형성하는 제3 단계;
    상기 희생 열산화막을 습식 제거하는 제4 단계;
    고밀도 플라즈마 방식을 사용하여 상기 트렌치의 일부를 매립하는 제1 매립 산화막을 증착하되, SiH4가스에 대한 O2가스의 유량비가 4배를 넘도록 하여 잉여 O2가스에 의한 산란 효과를 유발하는 제5 단계;
    고밀도 플라즈마 방식을 사용하여 상기 트렌치의 나머지를 매립하는 제2 매립 산화막을 증착하는 제6 단계
    를 포함하여 이루어진 반도체 장치의 소자 분리막 형성방법.
  2. 제 1 항에 있어서,
    상기 제5 단계가
    600℃의 공정 온도 및 1 내지 10Torr의 공정 압력 하에서 이루어진 반도체 장치의 소자 분리막 형성방법.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 제5 단계에서
    400㎑∼13.56㎒의 고주파(RF) 전원을 사용하며 플라즈마를 형성하며, 웨이퍼에 500W∼5㎾의 바이어스 전원을 인가하는 반도체 장치의 소자 분리막 형성방법.
  4. 제 1 항 또는 제 2 항에 있어서,
    상기 제1 매립 산화막이
    100Å를 넘지 않는 두께로 증착되는 반도체 장치의 소자 분리막 형성방법.
  5. 제 1 항 또는 제 2 항에 있어서,
    상기 제2 매립 산화막이
    SiH4가스, O2가스 및 Ar 가스를 사용하여 증착되는 반도체 장치의 소자 분리막 형성방법.
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