KR20020060910A - 반도체 소자의 트렌치 소자분리막 형성방법 - Google Patents

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Abstract

본 발명은 반도체 소자의 트렌치 소자분리막 형성방법을 개시한다. 본 발명은 먼저, 반도체 기판 상에 패드 산화막 및 하드 마스크층을 순차적으로 형성하고, 포토리소그래피 공정 및 식각 공정을 이용하여 상기 반도체 기판의 소자분리영역을 노출시키는 하드 마스크층 패턴 및 패드 산화막 패턴을 형성한다. 이어서, 상기 노출된 반도체 기판을 건식 식각하여 트렌치를 형성하고, 상기 트렌치 내벽에 얇은 열산화막을 형성한다. 다음에, 상기 열산화막을 습식 식각하여 제거한 후, 상기 결과물 상에 단차를 따라 산화막을 형성한다. 이어서, 상기 산화막 상에 단차를 따라 실리콘 질화막 라이너를 형성하고, 상기 실리콘 질화막 라이너가 형성된 결과물 상에 필링 특성이 우수한 트렌치 필링 절연막으로 상기 트렌치를 매립한다. 이어서, 상기 트렌치 필링 절연막의 리세스를 방지하기 위해 소정의 온도에서 어닐링한 후, 상기 트렌치 필링 절연막을 화학기계적 연마하여 평탄화한다.

Description

반도체 소자의 트렌치 소자분리막 형성방법{Method for forming a trench isolation of semiconductor devices}
본 발명은 반도체 소자의 제조방법에 관한 것으로, 더욱 상세하게는 반도체 소자의 트렌치 소자분리막 형성방법에 관한 것이다.
반도체 소자가 고집적화 됨에 따라, 작은 면적에서의 우수한 절연 특성을 갖는 소자분리 기술의 개발이 요구되고 있다.
현재 사용되는 소자분리 기술은 반도체 기판을 격리에 필요한 깊이 만큼 식각하여 트렌치를 형성하고, 상기 트렌치 내에 절연막을 채운 후 평탄화하여 소자분리를 구현하는 소위 얕은 트렌치 소자분리(Shallow Trench Isolation) 기술이 공정에 적용되고 있다.
도 1 내지 도 4는 종래의 반도체 소자의 트렌치 소자분리막 형성방법을 도시한 단면도들이다.
도 1을 참조하면, 종래의 반도체 소자의 트렌치 소자분리막 형성방법은 먼저, 반도체 기판(10) 상에 패드 산화막 및 하드 마스크층을 순차적으로 형성한 후, 포토리소그래피 공정 및 식각 공정을 이용하여 반도체 기판(10)의 소자분리영역을 정의하는 패드 산화막 패턴(12) 및 하드 마스크층 패턴(14)을 형성한다. 이어서, 소자분리영역이 형성될 영역인 반도체 기판(10)을 건식 식각하여 트렌치(16)를 형성한다.
도 2를 참조하면, 트렌치(16) 형성시 발생된 반도체 기판(10)의 식각 손상(etch damage)를 제거하기 위해 트렌치(16) 내벽, 즉 트렌치(16) 양측벽 및 트렌치(16) 바닥면에 열산화막(18)을 형성한다.
도 3을 참조하면, 열산화막(18)이 형성된 상기 결과물 상에 단차를 따라 실리콘 질화막 라이너(20)를 형성한다.
도 4를 참조하면, 소자분리영역을 형성하기 위해 트렌치(16)를 트렌치 필링 절연막(22)으로 채운 후, 트렌치 필링 절연막(22)을 화학기계적 연마하여 평탄화한다.
트렌치(16) 내벽의 열산화막(18) 형성 공정은 트렌치(16) 형성시 발생되는 반도체 기판(10)의 손상으로 인한 피팅(pitting) 문제를 해결하기 위해 필수적으로 수반되어 온 공정이다. 따라서, 트렌치(16) 내벽의 열산화막(18)이 후속의 트렌치 필링 절연막(22) 형성시 좋지 않은 영향을 줌에도 불구하고 채택되어 사용되고 있다. 이러한 종래의 방법에 따라 반도체 소자의 트렌치 소자분리막을 형성할 경우, 후속 열처리 공정시 트렌치(16) 내벽에 추가적으로 산화가 발생되며, 이 산화막의 부피 팽창에 의해 스트레스가 발생된다. 상기 스트레스는 트렌치 소자분리막 내부에 결함을 발생시킨다. 이는 반도체 소자의 열화를 초래하고 소자의 동작 특성 및 수율 등에 악영향을 준다. 또한 트렌치(16) 내벽에 형성되는 열산화막(18)은 트렌치(16) 내벽의 스텝 커버리지(step coverage)를 악화시킨다. 즉, 열산화막(18) 형성시 트렌치(16) 양측벽의 열산화막(18)이 바닥면에 비하여 두껍게 형성되는 실리콘 산화의 방향성으로 인해, 트렌치 필링 절연막(22)으로 트렌치(16)를 매립할 때 트렌치(16) 바닥면부터 순차적으로 채워지지 못하고 트렌치(16) 개구부에 먼저 채워져 보이드(24)를 발생시키게 된다. 이러한 보이드(24)는 트렌치(16) 내벽에 형성되는 열산화막(18)으로 인한 트렌치 필링 절연막의 스텝 커버리지 불량으로 인해 발생된다고 알려져 있다.
본 발명이 이루고자 하는 기술적 과제는 트렌치 소자분리막 내부에 보이드가 형성되는 것을 방지할 수 있고, 트렌치 열산화막의 부피 팽창에 의한 스트레스에의해 반도체 소자가 열화되는 것을 방지할 수 있는 반도체 소자의 트렌치 소자분리막 형성방법을 제공함에 있다.
도 1 내지 도 4는 종래의 반도체 소자의 트렌치 소자분리막 형성방법을 도시한 단면도들이다.
도 5 내지 도 10은 본 발명의 바람직한 실시예에 따른 반도체 소자의 트렌치 소자분리막 형성방법을 도시한 단면도들이다.
<도면의 주요부분에 대한 부호의 설명>
10, 100 : 반도체 기판12, 102 : 패드 산화막
14, 104 : 하드 마스크층16, 106 : 트렌치
18, 108 : 열산화막20, 112 : 실리콘 질화막 라이너
110 : 산화막22, 114 : 트렌치 필링 절연막
상기 기술적 과제를 달성하기 위하여 본 발명은 먼저, 반도체 기판 상에 패드 산화막 및 하드 마스크층을 순차적으로 형성하고, 포토리소그래피 공정 및 식각 공정을 이용하여 상기 반도체 기판의 소자분리영역을 노출시키는 하드 마스크층 패턴 및 패드 산화막 패턴을 형성한다. 이어서, 상기 노출된 반도체 기판을 건식 식각하여 트렌치를 형성하고, 상기 트렌치 내벽에 얇은 열산화막을 형성한다. 다음에, 상기 열산화막을 습식 식각하여 제거한 후, 상기 결과물 상에 단차를 따라 산화막을 형성한다. 이어서, 상기 산화막 상에 단차를 따라 실리콘 질화막 라이너를 형성하고, 상기 실리콘 질화막 라이너가 형성된 결과물 상에 필링 특성이 우수한 트렌치 필링 절연막으로 상기 트렌치를 매립한다. 이어서, 상기 트렌치 필링 절연막의 리세스를 방지하기 위해 소정의 온도에서 어닐링한 후, 상기 트렌치 필링 절연막을 화학기계적 연마하여 평탄화한다.
상기 산화막은 중온 산화막 또는 고온 산화막이고, CVD법으로 120Å 내지 300Å 정도의 두께로 형성하는 것이 바람직하다.
상기 트렌치 필링 절연막은 고밀도 플라즈마 산화막이고, PECVD법으로 5000Å 내지 7000Å 정도의 두께로 형성하는 것이 바람직하다.
상기 어닐링은 900℃ 내지 1200℃ 정도의 온도에서 1시간 내지 2시간 정도 실시하는 것이 바람직하다.
상기 열산화막은 산소 분위기에서 열처리하여 50Å 내지 300Å 정도의 두께로 형성하는 것이 바람직하다.
상기 실리콘 질화막 라이너는 LPCVD법으로 40Å 내지 100Å 정도의 두께로 형성하는 것이 바람직하다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시예를 상세하게 설명하기로 한다. 그러나, 이하의 실시예는 이 기술분야의 통상적인 지식을 가진 자에게 본 발명이 충분히 이해되도록 제공되는 것으로서 본 발명의 범위를 한정하는 것으로 해석되어져서는 아니된다. 이하의 설명에서 어떤 층이 다른 층의 위에 존재한다고 기술될 때, 이는 다른 층의 바로 위에 존재할 수도 있고, 그 사이에 제3의 층이 게재될 수도 있다. 또한 도면에서 각 층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장되었다. 도면상에서 동일 부호는 동일한 요소를 지칭한다.
도 5 내지 도 10은 본 발명의 바람직한 실시예에 따른 반도체 소자의 트렌치 소자분리막 형성방법을 도시한 단면도들이다.
도 5를 참조하면, 반도체 기판(100) 상에 패드 산화막 및 하드 마스크층을 순차적으로 형성한 후, 포토리소그래피 공정 및 식각 공정을 이용하여 반도체 기판(100)의 소자분리영역을 정의하는 패드 산화막 패턴(102) 및 하드 마스크층 패턴(104)을 형성한다. 패드 산화막(102)은 열산화법을 이용하여 100Å 내지 200Å 정도의 두께로 형성하는 것이 바람직하다. 하드 마스크층(104)은 실리콘 질화막으로 형성하고, LPCVD(Low Pressure Chemical Vapor Deposition)법으로 500Å 내지 1000Å 정도의 두께로 형성하는 것이 바람직하다. 이어서, 소자분리영역이 형성될영역인 반도체 기판(100)을 건식 식각하여 트렌치(106)를 형성한다. 트렌치(106)는 0.25㎛ 내지 0.35㎛ 정도의 깊이로 형성하는 것이 바람직하다.
도 6을 참조하면, 트렌치(106) 형성시 발생된 반도체 기판(100)의 식각 손상을 제거하기 위해 트렌치(106) 내벽, 즉 트렌치(106) 양측벽 및 트렌치(106) 바닥면에 열산화막(108)을 형성한다. 열산화막(108)은 50Å 내지 300Å 정도의 두께로 형성하는 것이 바람직하다. 열산화막(108)은 반도체 기판(100)을 산소분위기에서 열처리하여 형성한다.
도 7을 참조하면, 반도체 기판(100)의 식각 손상을 제거하기 위해 형성했던 열산화막(108)을 습식 식각하여 제거한다. 이는 트렌치(106) 내벽의 스텝 커버리지 특성을 좋게 하여 후속의 트렌치 필링 절연막 증착시 트렌치(106) 내부에 보이드가 형성되는 것을 방지하고, 열산화막(108)의 부피 팽창에 의한 스트레스의 발생을 억제하기 위함이다.
도 8을 참조하면, 열산화막(108)을 제거한 상기 결과물 상에 단차를 따라 양질의 산화막(110)을 형성한다. 산화막(110)은 트렌치(106) 내벽의 추가 산화를 막기 위하여 CVD(Chemical Vapor Deposition)법으로 120Å 내지 300Å 정도의 두께로 형성하는 것이 바람직하다. 산화막(110)은 중온 산화막(Middle Temperature oxide) 또는 고온 산화막(High Temperature oxide)인 것이 바람직하다.
도 9를 참조하면, 산화막(110) 상에 단차를 따라 실리콘 질화막 라이너(112)를 형성한다. 실리콘 질화막 라이너(112)는 LPCVD법으로 40Å 내지 100Å 정도의 두께로 형성하는 것이 바람직하다.
도 10을 참조하면, 트렌치(106)가 완전히 채워지도록 갭필(gap fill) 특성이 우수한 트렌치 필링 절연막(114)을 증착한다. 트렌치 필링 절연막(114)은 고밀도 플라즈마(High Density Plasma) 산화막인 것이 바람직하다. 트렌치 필링 절연막(114)은 PECVD(Plasma Enhanced Chemical Vapor Deposition)법으로 5000Å 내지 7000Å 정도의 두께로 형성하는 것이 바람직하다. 이어서, 후속의 화학기계적 연마 공정에서 트렌치 필링 절연막(114)이 과도하게 리세스(recess)되는 것을 방지하기 위해 어닐링 공정을 수행한다. 상기 어닐링은 900℃ 내지 1200℃ 정도의 온도에서 1시간 내지 2시간 정도 수행하는 것이 바람직하다. 다음에, 트렌치 필링 절연막(114)을 화학기계적 연마하여 평탄화한다. 상기 화학기계적 연마는 실리콘 질화막 라이너가 노출될 때까지 실시하는 것이 바람직하다.
이상, 본 발명의 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않으며, 본 발명의 기술적 사상내에서 당 분야에서 통상의 지식을 가진 자에 의하여 많은 변형이 가능함은 명백하다.
본 발명에 의한 반도체 소자의 트렌치 소자분리막 형성방법에 의하면, 트렌치 내벽의 스텝 커버리지 특성을 향상시킬 수 있고, 따라서 트렌치 필링 절연막 형성시 보이드가 발생하는 것을 방지할 수 있다. 또한 후속 열공정에서의 부피 팽창의 원인인 열산화막을 제거하여 줌으로써 후속의 열처리 공정에서의 추가 산화에 의해 반도체 소자가 열화되는 것을 방지할 수 있다. 또한 트렌치 내벽에 고밀도 플라즈마 산화막을 증착한 후, 고온에서 어닐링하여 산화막을 치밀화해 줌으로써 덴트(dent)의 발생도 줄일 수 있다.

Claims (6)

  1. (a) 반도체 기판 상에 패드 산화막 및 하드 마스크층을 순차적으로 형성하고, 포토리소그래피 공정 및 식각 공정을 이용하여 상기 반도체 기판의 소자분리영역을 노출시키는 실리콘 질화막 패턴 및 하드 마스크층 패턴을 형성하는 단계;
    (b) 상기 노출된 반도체 기판을 건식 식각하여 트렌치를 형성하는 단계;
    (c) 상기 트렌치 내벽에 얇은 열산화막을 형성하는 단계;
    (d) 상기 열산화막을 습식 식각하여 제거하는 단계;
    (e) 상기 결과물 상에 단차를 따라 산화막을 형성하는 단계;
    (g) 상기 산화막 상에 단차를 따라 실리콘 질화막 라이너를 형성하는 단계;
    (f) 상기 실리콘 질화막 라이너가 형성된 결과물 상에 갭필 특성이 우수한 트렌치 필링 절연막으로 상기 트렌치를 매립하는 단계;
    (g) 상기 트렌치 필링 절연막의 리세스를 방지하기 위해 소정의 온도에서 어닐링하는 단계; 및
    (h) 상기 트렌치 필링 절연막을 화학기계적 연마하여 평탄화하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 트렌치 소자분리막 형성방법.
  2. 제1항에 있어서, (e) 단계의 상기 산화막은 중온 산화막 또는 고온 산화막이고, CVD법으로 120Å 내지 300Å 정도의 두께로 형성하는 것을 특징으로 반도체 소자의 트렌치 소자분리막 형성방법.
  3. 제1항에 있어서, 상기 트렌치 필링 절연막은 고밀도 플라즈마 산화막이고, PECVD법으로 5000Å 내지 7000Å 정도의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 트렌치 소자분리막 형성방법.
  4. 제1항에 있어서, 상기 어닐링은 900℃ 내지 1200℃ 정도의 온도에서 1시간 내지 2시간 정도 실시하는 것을 특징으로 하는 반도체 소자의 트렌치 소자분리막 형성방법.
  5. 제1항에 있어서, (c) 단계의 상기 열산화막은 산소 분위기에서 열처리하여 50Å 내지 300Å 정도의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 트렌치 소자분리막 형성방법.
  6. 제1항에 있어서, 상기 실리콘 질화막 라이너는 LPCVD법으로 40Å 내지 100Å 정도의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 트렌치 소자분리막 형성방법.
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