KR100968153B1 - 반도체 소자의 소자분리막 형성방법 - Google Patents

반도체 소자의 소자분리막 형성방법 Download PDF

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Abstract

본 발명은, 반도체 기판에 소자분리용 트랜치를 형성하는 단계와, 소자분리용 트랜치 내벽에 라이너절연막을 형성하는 단계와, 라이너절연막 위에 질소가 포함된 실리콘 핵을 형성하는 단계와, 질소가 포함된 실리콘 핵이 형성된 소자분리용 트랜치를 매립하는 SOD막을 형성하는 단계와, SOD막을 열처리하여 소자분리막을 형성하는 단계를 포함하는 반도체 소자의 소자분리막 형성방법을 제시한다.
소자분리막, 트랜치, 갭필

Description

반도체 소자의 소자분리막 형성방법{Method for forming trench isolation layer in semiconductor device}
본 발명은 반도체 소자의 제조방법에 관한 것으로, 보다 구체적으로 반도체 소자의 소자분리막 형성방법에 관한 것이다.
반도체 소자의 크기가 고집적화, 미세화가 빠르게 진행됨에 따라, 소자분리 영역을 한정하는 소자분리용 트랜치(Shallow Trench Isolation)의 폭도 좁아지고 있다. 따라서 좁은 공간의 소자분리용 트랜치를 갭필할 수 있는 재료가 요구되고 있는데, 소자분리용 트랜치를 갭필하는 재료 중 하나로 스핀온 코팅(spin on coating)이 가능한 SOD막(Spin On Dielectric)이 사용되고 있다.
SOD막은 높은 종횡비를 가지는 소자분리용 트랜치를 갭필하는 특성이 있지만, 습식 식각에 대한 특성이 취약하다. 이에 따라, SOD막의 큐어링(curing) 공정 시 멀티 스탭 습식 열처리(multi step wet anneal)를 수행하여 SOD막의 습식 식각율을 최소화하고 있으나, 멀티 스탭 습식 열처리의 경우, SOD막의 패임 현상으로 인한 결함 및 기공(pore) 발생이 증가하는 문제가 있다. 이러한 원인은 SOD막의 질적인 문제와 SOD막의 큐어링(curing) 공정 시 멀티 스탭 습식 열처리에 의한 실리 콘 및 산소의 치환 반응 정도가 달라지기 때문이다. 이를 해결하기 위하여, SOD막을 코팅하기 전에, 소자분리용 트랜치 내벽에 라이너 폴리실리콘막을 적용하고 있다. 그런데, 라이너 폴리실리콘막은 두께 조절이 어렵고, 과도한 실리콘 소스의 유입으로 유효 소자분리막 높이(Effective Field oxide Height; EFH) 및 모트(moat)의 조절이 용이하지 못한 단점이 있다. 따라서 이러한 문제점을 해결하기 위한 새로운 공정도입이 필요하다.
본 발명은, 반도체 기판에 소자분리용 트랜치를 형성하는 단계; 상기 소자분리용 트랜치 내벽에 라이너절연막을 형성하는 단계; 상기 라이너절연막 위에 질소가 포함된 실리콘 핵을 형성하는 단계; 상기 질소가 포함된 실리콘 핵이 형성된 소자분리용 트랜치를 매립하는 SOD막을 형성하는 단계; 및 상기 SOD막을 열처리하여 소자분리막을 형성하는 단계를 포함하는 반도체 소자의 소자분리막 형성방법이다.
상기 소자분리용 트랜치 내벽에 라이너절연막을 형성하는 단계 전에 상기 소자분리용 트랜치 내벽에 측벽산화막을 형성하는 단계; 및 상기 측벽산화막에 암모니아(NH3) 열처리를 하여 상기 측벽산화막의 표면을 질화처리하는 단계를 더 포함할 수 있다.
상기 라이너절연막 위에 질소가 포함된 실리콘 핵을 형성하는 단계는, 상기 라이너절연막 위에 실리콘 핵을 형성하는 단계; 및 상기 라이너절연막 위에 형성된 실리콘 핵에 질소플라즈마 처리를 수행하는 단계를 포함할 수 있다.
상기 실리콘 핵을 형성하기 위한 실리콘 소스는 실란(SiH4), 디실란(Si2H6) 또는 디클로로 실란(SiCl2H2) 중 어느 하나로 사용할 수 있다.
상기 실리콘 핵은 530℃ 내지 700℃의 온도에서 실리콘 소스를 2000sccm 내지 3000sccm의 유량을 반응 챔버 내로 공급하여 형성할 수 있다.
상기 SOD막을 열처리하여 소자분리막을 형성하는 단계는 멀티 스텝 습식 열처리 공정으로 이루어질 수 있다.
상기 멀티 스텝 습식 열처리는 300℃, 400℃, 650℃ 내지 700℃, 및 850℃ 내지 900℃의 온도에서 각각 수행할 수 있다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세히 설명하고자 한다. 그러나 본 발명은 여러 가지 다양한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.
도 1 내지 도 5는 본 발명에 따른 소자분리막의 형성방법을 설명하기 위해 나타낸 도면들이다.
도 1을 참조하면, 반도체기판(100)에 활성영역을 정의하는 소자분리용 트랜치(shallow trench isolation)(120)를 형성한다. 구체적으로, 반도체 기판(100) 상에 패드산화막 및 패드질화막을 형성한다. 패드산화막은 50Å 내지 150Å의 두께로 형성하고, 패드질화막은 500Å 내지 700Å의 두께로 형성한다. 패드질화막 위에 포토레지스트막 패턴(미도시)을 형성한 후에, 포토레지스트막 패턴을 식각마스크로 하여 패드산화막 패턴(111) 및 패드질화막 패턴(112)을 형성한다. 이 경우, 패드산화막 패턴(111) 및 패드질화막 패턴(112)이 형성되면서 반도체 기판(100)의 소자분리 영역이 노출된다. 노출된 반도체 기판(100)의 소자분리 영역을 2000Å 내지 3000Å의 깊이로 식각하여 소자분리용 트랜치(120)를 형성한다.
도 2를 참조하면, 포토레지스트 패턴을 제거한 후에, 열산화법을 이용하여 소자분리용 트랜치(120) 내벽에 측벽산화막(130)을 50Å 내지 80Å의 두께로 형성한다. 측벽산화막(130)은 소자분리용 트랜치를 형성하기 위하여 반도체 기판(100) 을 식각할 때 유발된 반도체 기판(100)의 손상을 보상해준다. 이어서, 측벽산화막(130)이 형성된 결과물 상에, 750℃에서 암모니아(NH3) 열처리를 수행하여 측벽산화막(130)의 표면을 질화처리한다. 질화처리된 측벽산화막(130) 위에 650℃ 내지 680℃의 온도에서 50Å 내지 80Å의 두께로 라이너질화막(140)을 형성한다.
도 3을 참조하면, 라이너질화막(140)이 형성된 소자분리용 트랜치(120) 내벽에 실리콘 핵(Si nuclei)(150)을 형성한다. 이 경우, 실리콘 소스로 예를 들면, 실란(SiH4), 디실란(Si2H6) 또는 디클로로 실란(SiCl2H2) 중 어느 하나를 사용할 수 있다. 본 발명의 실시예에서는 실란(SiH4) 소스를 사용하여 실리콘 핵(150)을 형성한다. 실리콘 핵(150)을 안정적으로 형성하기 위하여 기존의 실리콘 핵 형성시보다 높은 증착 온도와 실란(SiH4)의 유량을 유지한다. 바람직하게는, 반도체 기판(100)의 온도를 530℃ 내지 700℃로 유지하고, 2000sccm 내지 3000sccm 유량의 실란(SiH4) 소스를 반응 챔버 내로 충분히 공급한다.
이어서, 싱글 타입(single type)의 질소플라즈마 처리(plasma nitridation)를 수행하여 실리콘 핵(150) 내에 질소(N2)를 포함시킨다. 이 경우, 공정 압력은 0.2Torr 내지 1Torr로 유지하고 50sccm 내지 100sccm 유량의 질소를 반응 챔버 내로 공급하여 질소가 포함된 실리콘 핵(150)을 형성한다. 질소가 포함된 실리콘 핵(150)은 후속 공정에서 SOD막을 형성하여 공급되는 실리콘 소스와 더불어 질소에 의한 치환 반응의 활성화를 도모함으로써, SOD막 내의 결함을 억제하여 양질의 실 리콘산화막을 형성할 수 있다.
도 4를 참조하면, 질소가 포함된 실리콘 핵(150)이 형성된 소자분리용 트랜치(120)를 채우도록 반도체 기판(100) 전면에 4000Å 내지 6000Å의 두께로 SOD막(160)을 형성한다. SOD막(160)으로 예를 들면, 폴리실라잔(polysilazane)막을 사용할 수 있다. 이어서, 멀티 스텝 습식 열처리(multi step wet anneal)를 수행하여 SOD막(160)을 큐어링한다. 멀티 스텝 습식 열처리는 후속 습식 식각공정에서 발생할 수 있는 SOD막(160)의 습식 식각율을 최소화할 수 있다.
멀티 스텝 습식 열처리 공정은 산화 소스로 초순수(H2O) 및 산소(O2)를 공급하면서 온도를 다르게 설정하여 다단계로 열처리를 수행한다. 예를 들면, 열처리 온도를 300℃, 400℃, 650℃ 내지 700℃, 및 850℃ 내지 900℃에서 각 단계별로 한 시간씩 열처리를 수행한다. 이 경우, 300℃ 및 400℃에서의 열처리는 초기 SOD막(160) 내에 존재하는 용매를 제거하고, 650℃ 내지 700℃에서의 열처리는 SOD막(160) 내에 발생할 수 있는 슬립(slip) 현상 및 스트레스를 방지하기 위하여 수행된다. 그리고 850℃ 내지 900℃에서의 열처리는 SOD막(160)의 막질을 더욱 치밀화하기 위하여 수행된다. 각 단계별로 열처리 공정이 수행되면서, 실리콘 핵(150)이 SOD막(160) 내에 포함된 질소 원자와 치환되면서 SOD막(160)의 질적인 향상이 이루어져 SOD막(160) 내의 결함 및 기공(pore)의 발생을 억제할 수 있다. 그리고 SOD막(160) 내의 실리콘(Si)은 멀티 스텝 습식 열처리에서 사용되는 산화 소스의 산소와 반응하여 실리콘 산화막으로 형성된다. SOD막(160) 내에 존재하는 용매는 암모니아(NH3) 가스 또는 수소(H2) 가스로 치환되면서 외부로 빠져나가 SOD막(160)의 치밀도를 높여줄 수 있다.
도 5에 도시된 바와 같이, 멀티 습식 열처리를 수행한 후에, SOD막(160)에 평탄화 공정을 수행하여 소자분리막을 형성한다.
본 발명에 따르면, 소자분리용 트랜치의 내벽에 질소가 함유된 실리콘 핵을 형성한 후 SOD막을 형성함으로써, SOD막 내의 결함 및 기공(pore)의 유발을 억제하여 양질의 실리콘산화막을 형성할 수 있다. 이러한 양질의 실리콘산화막은 막내에 존재할 수 있는 패임 현상 및 기공(pore) 등이 제어된 상태이므로 새들 핀펫(saddle FinFET) 형성시 유발될 수 있는 패턴 브릿지(bridge) 현상을 방지할 수 있어, 40nm 디바이스 개발 시 수율 확보에 큰 효과를 얻을 수 있다. 그리고, 질소가 포함된 실리콘 핵을 형성하고, 후속 공정에서 멀티 스텝 습식 열처리를 수행함으로써, 소자분리용 트랜치 내에 SOD막을 안정적으로 매립할 수 있다. 따라서, 반도체 소자의 집적도에 따른 공정의 연속성을 확보할 수 있으며, 향후 초 미세공정 개발을 위한 기술적 기반을 제공할 수 있다.
도 1 내지 도 5는 본 발명에 따른 소자분리막의 형성방법을 설명하기 위해 나타낸 도면들이다.

Claims (7)

  1. 반도체 기판에 소자분리용 트랜치를 형성하는 단계;
    상기 소자분리용 트랜치 내벽에 라이너절연막을 형성하는 단계;
    상기 라이너절연막 위에 실리콘 핵을 형성하는 단계;
    상기 실리콘 핵을 질화처리하여, 질소가 포함된 실리콘 핵을 형성하는 단계;
    상기 질소가 포함된 실리콘 핵이 형성된 소자분리용 트랜치를 매립하는 SOD막을 형성하는 단계; 및
    상기 SOD막을 열처리하여 소자분리막을 형성하는 단계를 포함하는 반도체 소자의 소자분리막 형성방법.
  2. 제1항에 있어서,
    상기 소자분리용 트랜치 내벽에 라이너절연막을 형성하는 단계 전에,
    상기 소자분리용 트랜치 내벽에 측벽산화막을 형성하는 단계; 및
    상기 측벽산화막에 암모니아(NH3) 열처리를 하여 상기 측벽산화막의 표면을 질화처리하는 단계를 더 포함하는 반도체 소자의 소자분리막 형성방법.
  3. 제1항에 있어서,
    상기 실리콘 핵을 질화처리하는 단계는,
    질소플라즈마 처리로 수행하는 반도체 소자의 소자분리막 형성방법.
  4. 제1항에 있어서,
    상기 실리콘 핵을 형성하기 위한 실리콘 소스는 실란(SiH4), 디실란(Si2H6) 또는 디클로로 실란(SiCl2H2) 중 어느 하나로 사용하는 반도체 소자의 소자분리막 형성방법.
  5. 제1항에 있어서,
    상기 실리콘 핵은 530℃ 내지 700℃의 온도에서 실리콘 소스를 2000sccm 내지 3000sccm의 유량을 반응 챔버 내로 공급하여 형성하는 반도체 소자의 소자분리막 형성방법.
  6. 제1항에 있어서,
    상기 SOD막을 열처리하여 소자분리막을 형성하는 단계는 멀티 스텝 습식 열처리 공정으로 이루어지는 반도체 소자의 소자분리막 형성방법.
  7. 제6항에 있어서,
    상기 멀티 스텝 습식 열처리는 300℃, 400℃, 650℃ 내지 700℃, 및 850℃ 내지 900℃의 온도에서 각각 수행하는 반도체 소자의 소자분리막 형성방법.
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* Cited by examiner, † Cited by third party
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KR20040059444A (ko) * 2002-12-30 2004-07-05 주식회사 하이닉스반도체 반도체 소자의 트렌치형 소자분리막 형성방법
KR20080020388A (ko) * 2006-08-31 2008-03-05 주식회사 하이닉스반도체 반도체 소자의 소자분리막 형성방법

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20020060910A (ko) * 2001-01-13 2002-07-19 삼성전자 주식회사 반도체 소자의 트렌치 소자분리막 형성방법
KR20040059444A (ko) * 2002-12-30 2004-07-05 주식회사 하이닉스반도체 반도체 소자의 트렌치형 소자분리막 형성방법
KR20080020388A (ko) * 2006-08-31 2008-03-05 주식회사 하이닉스반도체 반도체 소자의 소자분리막 형성방법

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