KR100877257B1 - 반도체 소자의 트렌치 매립방법 - Google Patents

반도체 소자의 트렌치 매립방법 Download PDF

Info

Publication number
KR100877257B1
KR100877257B1 KR1020060133472A KR20060133472A KR100877257B1 KR 100877257 B1 KR100877257 B1 KR 100877257B1 KR 1020060133472 A KR1020060133472 A KR 1020060133472A KR 20060133472 A KR20060133472 A KR 20060133472A KR 100877257 B1 KR100877257 B1 KR 100877257B1
Authority
KR
South Korea
Prior art keywords
gas
trench
hdp oxide
oxygen
semiconductor device
Prior art date
Application number
KR1020060133472A
Other languages
English (en)
Other versions
KR20080059774A (ko
Inventor
조은상
Original Assignee
동부일렉트로닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 동부일렉트로닉스 주식회사 filed Critical 동부일렉트로닉스 주식회사
Priority to KR1020060133472A priority Critical patent/KR100877257B1/ko
Publication of KR20080059774A publication Critical patent/KR20080059774A/ko
Application granted granted Critical
Publication of KR100877257B1 publication Critical patent/KR100877257B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H01L21/02274—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition in the presence of a plasma [PECVD]

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Plasma & Fusion (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Element Separation (AREA)

Abstract

반도체 소자의 트렌치 매립방법이 개시된다. 이 방법은 반도체 기판 내에 트렌치를 형성하는 단계, 트렌치 내에 제1HDP 산화막을 증착하여 상기 트렌치를 일부 매립하는 단계, 트렌치 매립에 용이한 형상을 갖도록 HBr 가스, 염소(Cl2) 가스, 산소(O2) 가스의 혼합가스를 이용한 플라즈마로 상기 제1HDP 산화막을 부분적으로 식각하는 단계, 일부가 식각된 제1HDP 산화막 상에 상기 트렌치를 완전히 매립하도록 제2HDP 산화막을 증착하는 단계를 포함하는 것을 특징으로 한다.
본 발명에 따르면, 트렌치 매립공정의 식각 공정시에 HBr 가스, 염소(Cl2) 가스, 산소(O2) 가스의 혼합가스를 도입함으로써, 트렌치의 종횡비(Aspect ratio)를 작게 하여, 보이드 없이 트렌치를 매립할 수 있는 효과가 있다.

Description

반도체 소자의 트렌치 매립방법{METHOD FOR GAPFILLING A TRENCH IN SEMICONDUCTOR DEVICE}
도 1a 내지 도 1e는 본 발명에 따른 반도체 소자의 트렌치 매립방법을 순차적으로 나타낸 공정 순서도.
본 발명은 반도체 제조 기술에 관한 것으로서, 특히 반도체 소자의 트렌치 매립 방법에 관한 것이다.
반도체 소자가 고집적화되면서 디자인 룰이 점점 작아지고 있다. 특히, 소자분리공정(Isolation) 중의 하나인 STI(Shallow Trench Isolation) 공정시에 트렌치를 매립하는 경우에 있어서 점점 작아지는 CD(Critical Dimension)로 인해 트렌치의 종횡비(aspect ratio)가 점점 커지고 있다. 이러한 높은 종횡비를 갖는 트렌치를 채우기 위한 다양한 갭필(gap-fill) 방법들과 물질들이 제안되고 있다.
일반적으로 갭필에 사용되는 물질은 BPSG(Boron Phosphorous Silicate Glass), O3-TEOS USG(Tetra Ethyl Ortho Silicate Undoped Silicate Glass), 고밀도플라즈마산화막(HDP oxide) 등이 있다. 그러나 BPSG는 800℃ 이상의 고온 리플로 우(reflow) 공정이 필요하며 습식 식각시 식각량이 많아서 작은 트렌치를 매립하기에는 부적합하다. 그리고, O3-TEOS USG는 BPSG보다 적은 열부담(thermal budget)을 갖지만 매립 특성이 불량하여 고집적 반도체 소자에는 적용할 수 없다. 이러한 문제점을 해결하기 위해 도입된 것이 적은 열부담과 우수한 매립 특성을 갖는 고밀도플라즈마산화막(이하, 'HDP 산화막'이라고 약칭)이다.
상기한 HDP 산화막은 주로 헬륨베이스(He-base) HDP 산화막을 이용하는데, 헬륨베이스 HDP 산화막은 트렌치 매립에 한계가 있다. 이는 셀크기 감소 및 소자분리 높이가 증가함에 따라 종횡비(Aspect ratio)가 높아지기 때문이다. 헬륨가스를 이용한 트렌치 매립방법으로는 종횡비 기준 4~5:1 수준까지 가능하나, 향후 고집적 소자에서는 종횡비가 7:1 이상이 요구되므로 어려움이 있다. 그리고, 헬륨베이스 HDP 산화막은 증착특성상 트렌치 입구에 오버행(Over Hang)이 형성되어 매립이 불완전하게 되어 보이드(void)를 형성시키는 문제점이 있다.
본 발명은 상기한 종래 기술의 문제점을 해결하기 위한 것으로, 트렌치 매립공정의 식각 공정시에 HBr 가스, 염소(Cl2) 가스, 산소(O2) 가스의 혼합가스를 도입함으로써 트렌치의 종횡비(Aspect ratio)를 작게 하여, 보이드 없이 트렌치를 매립할 수 있는 반도체 소자의 트렌치 매립 방법을 제공하는데 그 목적이 있다.
상기의 기술적 과제를 이루기 위한, 본 발명에 의한 반도체 소자의 트렌치 매립방법은 반도체 기판 내에 트렌치를 형성하는 단계, 트렌치 내에 제1HDP 산화막 을 증착하여 상기 트렌치를 일부 매립하는 단계, 트렌치 매립에 용이한 형상을 갖도록 HBr 가스, 염소(Cl2) 가스, 산소(O2) 가스의 혼합가스를 이용한 플라즈마로 상기 제1HDP 산화막을 부분적으로 식각하는 단계, 일부가 식각된 제1HDP 산화막 상에 상기 트렌치를 완전히 매립하도록 제2HDP 산화막을 증착하는 단계를 포함한다.
바람직하게는, HBr 가스는 140~160 sccm 유량으로 흘려주는 것을 특징으로 한다.
바람직하게는 염소(Cl2) 가스는 14~16 sccm 유량으로 흘려주는 것을 특징으로 한다.
바람직하게는, 산소(O2) 가스는 2~4 sccm 유량으로 흘려주는 것을 특징으로 한다.
바람직하게는, 제1HDP 산화막 증착 단계 또는 제2HDP 산화막 증착 단계는 실레인(SiH4)가스, 산소(O2) 가스, C5F8 가스의 혼합가스를 이용하여 증착하는 것을 특징으로 한다.
바람직하게는, 실레인(SiH4)가스, 산소(O2) 가스, C5F8 가스의 혼합가스 비율은 SiH4 : O2 : C5F8 = 8: 10 :1 의 비율을 갖는 것을 특징으로 한다.
바람직하게는, 실레인(SiH4)가스는 110~130 sccm 유량으로 흘려주는 것을 특징으로 한다.
바람직하게는, 산소(O2) 가스는 150~180 sccm 유량으로 흘려주는 것을 특징으로 한다.
이하, 본 발명에 의한 반도체 소자의 트렌치 매립방법을 첨부된 도면을 참조 하여 다음과 같이 설명한다.
도 1a 내지 도 1e는 본 발명에 따른 반도체 소자의 트렌치 매립 과정을 도시한 공정 순서도이다.
도 1a에 도시된 바와 같이, 반도체 기판(11)상에 패드산화막(12)과 패드질화막(13)을 차례로 형성한 후, 패드 질화막(13) 상에 감광막을 도포하고 노광 및 현상하여 소자분리영역을 정의하는 ISO 마스크(미도시)를 형성한다.
이어서, ISO마스크를 식각배리어로 패드질화막(13)과 패드산화막(12)을 식각하여 반도체 기판(11) 표면을 노출시킨다. 다음에, ISO 마스크를 제거한 후, 패드질화막(13)을 하드마스크로 이용하여 실리콘기판(11)을 소정 깊이로 식각하여 트렌치(14)를 형성한다. 다음에, 트렌치(14) 식각시 발생된 손상을 제거하기 위해 희생산화 및 희생산화막 제거 공정을 진행하고, 이어서 측벽산화를 실시하여 트렌치(14)의 바닥 및 측벽에 측벽산화막(15)을 형성한다.
도 1b에 도시된 바와 같이, 측벽산화막(15)이 형성된 트렌치(14)를 포함한 전면에 라이너 질화막(Liner nitride, 16)과 라이너 산화막(Liner oxide, 17)을 차례로 형성한다. 이때, 라이너질화막(16)은 반도체 기판(11)이 받는 스트레스를 완화시켜 리프레시 특성을 개선하기 위한 것이며, 라이너산화막(17)은 후속 HDP산화막 증착시 라이너질화막(16)이 산화 및 식각되는 것을 방지하기 위한 것이다.
위와 같은 라이너 산화막(17)까지 증착된 후 트렌치(14)의 종횡비는 5:1 이상이 되고, 이러한 높은 종횡비를 갖는 트렌치(14)를 매립하기 위해 고밀도플라즈마방식(HDP)의 산화막을 증착하여 트렌치(14)를 매립한다. 예를 들어, 라이너 산화 막(17)이 형성된 실리콘 기판(11)을 고밀도플라즈마증착 챔버로 이송시킨 후, 트렌치(14)를 매립하는 HDP 산화막을 증착한다. 잘 알려진 바와 같이, 고밀도플라즈마방식의 증착 공정은 스퍼터(sputter) 식각과 실레인 산화막 증착(Deposition)이 동시에 수행되어 매립특성이 우수하다. 따라서, 스퍼터 식각을 발생시키는 비활성 가스로 아르곤(Ar) 또는 헬륨(He)을 이용하며, 실레인 산화막 증착 가스로 실레인(SiH4)과 산소(O2) 가스를 이용한다.
먼저, 도 1c에 도시된 바와 같이, 트렌치(14)를 일부 매립하는 제1HDP산화막(18)을 증착한다. 이때, 증착 가스는 실레인(SiH4)가스, 산소(O2) 가스, C5F8 가스를 혼합하여 사용하고, 증착가스의 유량은 비교적 낮은 증착 속도를 유지하면서 트렌치(14)의 입구가 닫히지 않을 정도의 두께로 제1HDP산화막(18)이 증착되는 증착조건을 이용한다.
예를 들면, 실레인(SiH4)가스, 산소(O2) 가스, C5F8 가스의 혼합가스 비율은 SiH4 : O2 : C5F8 = 8: 10 :1 의 비율을 갖도록 한다. 이때, 실레인(SiH4)가스는 110~130 sccm , 산소(O2) 가스는 150~180 sccm의 범위로 유량을 유지한다.
이 경우 플라즈마 생성 및 유지를 위한 소스 파워(또는 LF(Low Frequency) 파워)는 250 ~ 350 W 범위로 인가한다. 위와 같은 제1HDP 산화막(18)의 증착을 통해 큰 종횡비를 갖는 트렌치(14)의 종횡비를 일정 부분 감소시키는 효과를 얻는다.
다음으로, 도 1d에 도시된 바와 같이, 동일한 고밀도플라즈마 챔버내에서 트렌치(14)를 부분 매립하도록 형성된 제1HDP 산화막(18) 상부에 HBr 가스와 염소(Cl2) 가스 및 산소(O2) 가스의 혼합가스를 이용한 플라즈마를 이용하여 부분적으로 식각한다. 이때, HBr 가스는 140~160 sccm 유량으로 흘려주며, 염소(Cl2) 가스는 14~16 sccm 유량으로 흘려주고, 산소(O2) 가스는 2~4 sccm 유량으로 흘려준다. 또한, 소스파워는 550~650 W 범위로 인가한다.
결과적으로 HBr 가스와 염소(Cl2) 가스 및 산소(O2) 가스의 혼합가스를 이용한 플라즈마를 이용하여 식각함으로써, 식각특성이 보다 우수해진다.
도 1e에 도시된 바와 같이, 부분적으로 식각된 제1HDP산화막(18a) 상에 트렌치(14)를 완전히 매립하도록 제2HDP산화막(19)을 증착한다.
이때, 제2HDP산화막(19)은 제1HDP산화막(18)과 동일한 증착 조건을 이용한다. 이때, 증착 가스는 실레인(SiH4)가스, 산소(O2) 가스, C5F8 가스를 혼합하여 사용한다.
예를 들면, 실레인(SiH4)가스, 산소(O2) 가스, C5F8 가스의 혼합가스 비율은 SiH4 : O2 : C5F8 = 8: 10 :1 의 비율을 갖도록 한다. 이때, 실레인(SiH4)가스는 110~130 sccm , 산소(O2) 가스는 150~180 sccm의 범위로 유량을 유지한다.
이 경우 플라즈마 생성 및 유지를 위한 소스 파워(또는 LF(Low Frequency) 파워)는 250 ~ 350 W 범위로 인가한다.
상기한 바와 같은 실시예는 트렌치 매립 공정시에 트렌치 매립이 용이한 형상을 형성하기 위한 식각 공정에 HBr 가스와 염소(Cl2) 가스 및 산소(O2) 가스의 혼합가스를 이용하고 있다. 그리고, 제1HDP 산화막 증착 단계, 제1HDP 산화막의 부분 식각 단계 및 제2HDP산화막 증착 단계는 동일 HDP 장비에서 진행한다.
상기한 실시예에서는 증착, 식각 및 증착의 순서로 이루어진 1회 공정을 이용하였으나, 트렌치가 수십 nm 로 작아지는 경우에는 1회 공정으로는 보이드없이 진행하는 것이 어려울 수 있다.
따라서, 동일 HDP 장비에서 증착과 식각을 여러번(3회 이상)반복해서 HDP 산화막을 증착하여 수십 nm급의 미세 트렌치를 보이드없이 매립할 수 있다.
상술한 실시예에서는 트렌치의 매립 방법에 대해 설명하였으나, HDP 산화막을 매립물질로 이용하는 반도체 소자의 모든 공정에 적용 가능하다. 일예로, HDP 산화막을 이용하여 비트라인 사이의 매립 공정에도 적용 가능하다.
이러한 본원 발명인 방법 및 장치는 이해를 돕기 위하여 도면에 도시된 실시예를 참고로 설명되었으나, 이는 예시적인 것에 불과하며, 당해 분야에서 통상적 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위에 의해 정해져야 할 것이다.
본 발명에 따르면, 트렌치 매립공정의 식각 공정시에 HBr 가스, 염소(Cl2) 가스, 산소(O2) 가스의 혼합가스를 도입함으로써, 트렌치의 종횡비(Aspect ratio)를 작게 하여, 보이드 없이 트렌치를 매립할 수 있는 효과가 있다.

Claims (8)

  1. 반도체 기판 내에 트렌치를 형성하는 단계;
    상기 트렌치 내에 제1HDP 산화막을 증착하여 상기 트렌치를 일부 매립하는 단계;
    상기 제1HDP 산화막을 HBr 가스, 염소(Cl2) 가스, 산소(O2) 가스의 혼합가스를 이용한 플라즈마로 부분 식각하는 단계; 및
    상기 일부가 식각된 제1HDP 산화막 상에 상기 트렌치를 완전히 매립하도록 제2HDP 산화막을 증착하는 단계를 포함하고,
    상기 제1HDP 산화막 증착 단계 또는 제2HDP 산화막 증착 단계는
    실레인(SiH4)가스, 산소(O2) 가스, C5F8 가스의 혼합가스를 이용하여 증착하는 것을 특징으로 하는 반도체 소자의 트렌치 매립 방법.
  2. 제 1항에 있어서,
    상기 HBr 가스는 140~160 sccm 유량으로 흘려주는 것을 특징으로 하는 반도체 소자의 트렌치 매립 방법.
  3. 제 1항에 있어서,
    상기 염소(Cl2) 가스는 14~16 sccm 유량으로 흘려주는 것을 특징으로 하는 반도체 소자의 트렌치 매립 방법.
  4. 제 1항에 있어서,
    상기 산소(O2) 가스는 2~4 sccm 유량으로 흘려주는 것을 특징으로 하는 반도체 소자의 트렌치 매립 방법.
  5. 삭제
  6. 제 1 항에 있어서,
    상기 실레인(SiH4)가스, 산소(O2) 가스, C5F8 가스의 혼합가스 비율은 SiH4 : O2 : C5F8 = 8: 10 :1 의 비율을 갖는 것을 특징으로 하는 반도체 소자의 트렌치 매립 방법.
  7. 제 6 항에 있어서,
    상기 실레인(SiH4)가스는 110~130 sccm 유량으로 흘려주는 것을 특징으로 하는 반도체 소자의 트렌치 매립 방법.
  8. 제 6 항에 있어서,
    상기 산소(O2) 가스는 150~180 sccm 유량으로 흘려주는 것을 특징으로 하는 반도체 소자의 트렌치 매립 방법.
KR1020060133472A 2006-12-26 2006-12-26 반도체 소자의 트렌치 매립방법 KR100877257B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020060133472A KR100877257B1 (ko) 2006-12-26 2006-12-26 반도체 소자의 트렌치 매립방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020060133472A KR100877257B1 (ko) 2006-12-26 2006-12-26 반도체 소자의 트렌치 매립방법

Publications (2)

Publication Number Publication Date
KR20080059774A KR20080059774A (ko) 2008-07-01
KR100877257B1 true KR100877257B1 (ko) 2009-01-08

Family

ID=39812498

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020060133472A KR100877257B1 (ko) 2006-12-26 2006-12-26 반도체 소자의 트렌치 매립방법

Country Status (1)

Country Link
KR (1) KR100877257B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10403739B2 (en) 2017-06-29 2019-09-03 Samsung Electronics Co., Ltd. Method for fabricating semiconductor device

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20010019280A (ko) * 1999-08-26 2001-03-15 윤종용 얕은 트렌치 소자분리 방법
KR20010046447A (ko) * 1999-11-12 2001-06-15 윤종용 수소 어닐링 단계를 포함하는 공정이 간단한 트렌치소자분리방법
KR20010046448A (ko) * 1999-11-12 2001-06-15 윤종용 Ｙ자형 소자분리막을 가지는 반도체 소자 및 디봇 발생을방지하며 공정이 간단한 상기 소자분리막의 제조방법
KR20040061835A (ko) * 2002-12-31 2004-07-07 주식회사 하이닉스반도체 반도체 공정의 트렌치 아이솔레이션 방법

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20010019280A (ko) * 1999-08-26 2001-03-15 윤종용 얕은 트렌치 소자분리 방법
KR20010046447A (ko) * 1999-11-12 2001-06-15 윤종용 수소 어닐링 단계를 포함하는 공정이 간단한 트렌치소자분리방법
KR20010046448A (ko) * 1999-11-12 2001-06-15 윤종용 Ｙ자형 소자분리막을 가지는 반도체 소자 및 디봇 발생을방지하며 공정이 간단한 상기 소자분리막의 제조방법
KR20040061835A (ko) * 2002-12-31 2004-07-07 주식회사 하이닉스반도체 반도체 공정의 트렌치 아이솔레이션 방법

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10403739B2 (en) 2017-06-29 2019-09-03 Samsung Electronics Co., Ltd. Method for fabricating semiconductor device

Also Published As

Publication number Publication date
KR20080059774A (ko) 2008-07-01

Similar Documents

Publication Publication Date Title
KR100536604B1 (ko) 고밀도 플라즈마 증착법을 이용한 갭필 방법
US7501691B2 (en) Trench insulation structures including an oxide liner and oxidation barrier
US7700455B2 (en) Method for forming isolation structure in semiconductor device
US8211779B2 (en) Method for forming isolation layer in semiconductor device
JP2011233922A (ja) 素子間分離領域の形成方法
KR100477810B1 (ko) Ｎｆ3 ｈｄｐ 산화막을 적용한 반도체 소자 제조방법
US7018905B1 (en) Method of forming isolation film in semiconductor device
KR100877257B1 (ko) 반도체 소자의 트렌치 매립방법
KR20060038022A (ko) 반도체 소자의 소자분리막 형성방법
KR20060011416A (ko) 반도체소자의 트렌치 매립 방법
KR20060075928A (ko) 반도체소자의 갭필 방법
KR100656281B1 (ko) 디이이디 방식을 이용한 반도체소자의 갭필 방법
KR20050113742A (ko) 반도체소자의 트렌치 매립 방법
KR20050099097A (ko) 반도체 소자의 소자 분리막 형성 방법
JP2012134288A (ja) 半導体装置の製造方法
KR20110024513A (ko) 반도체 소자 제조 방법
KR100733457B1 (ko) 반도체소자의 트렌치 갭필 방법
KR20050002052A (ko) 반도체 소자의 트렌치 갭필 방법
KR100619395B1 (ko) 반도체 소자 제조 방법
KR100538809B1 (ko) Ｎｆ3 ｈｄｐ 산화막을 이용한 소자분리막 형성방법
KR100849073B1 (ko) 반도체 소자의 소자분리막 형성방법
KR100731129B1 (ko) 반도체 소자의 ｓｔｉ 형성 방법
KR101168637B1 (ko) 반도체 소자의 절연막 형성방법
KR20100032039A (ko) 반도체 소자의 셸로우 트렌치 소자분리막 제조 방법
KR20080025859A (ko) 반도체 장치의 패턴 매립 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E90F Notification of reason for final refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee