KR101168637B1 - 반도체 소자의 절연막 형성방법 - Google Patents

반도체 소자의 절연막 형성방법 Download PDF

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Abstract

본 발명의 반도체 소자의 절연막 형성방법은, 반도체 기판 내에 트렌치를 형성하는 단계; 트렌치를 유동성 절연 물질로 매립하는 단계; 유동성 절연 물질을 리세스시켜 트렌치의 측면을 노출시키면서 트렌치의 바닥부를 일부 매립하는 유동성 절연막을 형성하는 단계; 리세스로 노출된 유동성 절연막 및 트렌치 상에 라이너 절연막을 형성하는 단계; 유동성 절연막의 노출 부분 및 트렌치 상부 위에 라이너 절연막이 남게 식각하는 단계; 식각이 진행된 반도체 기판 상에 산화증착소스를 공급하여 라이너 절연막 위에 예비 매립절연막을 형성하는 단계; 및 트렌치 측면 부분의 성장 속도보다 트렌치 내부에서 라이너 절연막 위에 형성된 예비 매립절연막의 성장 속도가 높아 트렌치를 모두 매립하는 매립절연막을 형성하는 단계를 포함한다.
오존-언도프트 실리케이트, 트렌치, 증착 선택비

Description

반도체 소자의 절연막 형성방법{Method for fabricating insulation layer in semiconductor device}
본 발명은 반도체 소자에 관한 것으로서, 보다 상세하게는 반도체 소자의 절연막 형성방법에 관한 것이다.
반도체 메모리 소자의 집적도가 높아짐에 따라 디자인 룰(design rule)이 감소하면서 반도체 소자의 패턴 크기 또한 미세화되고 있다. 패턴이 미세화되면서 반도체 메모리 소자, 예를 들어 디램(DRAM; Dynamic Random Access Memory) 소자의 매립 공정에 대한 중요성이 높아지고 있다. 매립 공정은 데이터 유지 시간(data retention time)을 조절하여 소자의 수율을 향상시키는 소자분리공정(Isolation process)과, 게이트 및 비트라인을 포함하는 패턴 사이의 공간을 매립하는 층간절연막 형성 공정을 포함한다. 이러한 매립 공정은 반도체 소자의 신뢰성과 연결되므로 매립 공정에 대한 중요성은 날로 높아지고 있다.
이에 따라 반도체 소자의 데이터 유지 시간을 향상시키기 위한 소자분리단계에서부터 공정 방법 및 공정 물질에 대한 연구가 이루어지고 있다. 이러한 연구에 의해 우수한 소자분리 특성을 가지는 트렌치형 소자분리(STI; Shallow Trench Isolation) 공정을 이용하여 소자분리막을 형성하는 방법이 적용되고 있다. 트렌치형 소자분리 공정에 의해 형성되는 소자분리막은 일반적으로 노광기술 및 식각공정에 의해 반도체 기판 내에 소정 깊이의 트렌치를 형성하고, 절연막으로 트렌치를 매립한 후 평탄화하는 과정으로 이루어진다. 이러한 트렌치형 소자분리 공정과 함께 트렌치를 매립하는 갭필(gap-fill) 특성을 향상시키기 위한 매립 방법 및 매립 물질에 대한 연구 또한 진행되고 있다. 그러나 소자의 크기가 100nm인 경우에 트렌치를 균일하게 매립할 수 있는 방법 및 매립 물질은 소자의 크기가 80nm 이하로 낮아지면서 트렌치를 매립하는데 한계를 나타내고 있다.
특히, 고밀도 플라즈마(HDP; High density plasma) 방식을 이용한 매립 공정의 경우, 소자의 크기가 80nm 이하로 낮아지면서, 트렌치의 좁은 입구 부분이 트렌치 내부보다 먼저 매립됨에 따라 트렌치 내에 보이드(void) 또는 심(seam)이 발생함에 따라 트렌치를 매립하는데 한계를 나타내고 있다. 이에 따라 트렌치 및 패턴 사이의 공간을 균일하게 매립함으로써 안정적인 소자의 특성을 확보할 수 있는 반도체 소자의 절연막 형성방법이 요구된다.
본 발명이 이루고자 하는 기술적 과제는, O3-USG 증착 소스를 공급하여 웨이퍼의 표면 온도 에너지로 웨이퍼 표면에서 산화막을 형성시키는 열 화학기상증착방식을 이용하면서 피증착대상막의 표면 상태에 따라 상이한 증착 속도 변화를 이용하여 매립 공간을 균일하게 매립할 수 있는 반도체 소자의 절연막 형성방법을 제공하는데 있다.
본 발명의 제1 실시예에 따른 반도체 소자의 절연막 형성방법은, 반도체 기판 내에 트렌치를 형성하는 단계; 상기 트렌치를 유동성 절연 물질로 매립하는 단계; 상기 유동성 절연 물질을 리세스시켜 상기 트렌치의 측면을 노출시키면서 트렌치의 바닥부를 일부 매립하는 유동성 절연막을 형성하는 단계; 상기 리세스로 노출된 상기 유동성 절연막 및 트렌치 상에 라이너 절연막을 형성하는 단계; 상기 유동성 절연막의 노출 부분 및 상기 트렌치 상부 위에 라이너 절연막이 남게 식각하는 단계; 상기 식각이 진행된 반도체 기판 상에 산화증착소스를 공급하여 상기 라이너 절연막 위에 예비 매립절연막을 형성하는 단계; 및 상기 트렌치 측면 부분의 성장 속도보다 트렌치 내부에서 상기 라이너 절연막 위에 형성된 예비 매립절연막의 성장 속도가 높아 상기 트렌치를 모두 매립하는 매립절연막을 형성하는 단계를 포함하는 것을 특징으로 한다.
본 발명에 있어서, 상기 트렌치를 형성하는 단계 이후에, 상기 트렌치의 노출면에 측벽 산화막, 라이너 질화막 및 라이너 산화막을 차례로 형성하는 단계를 더 포함하는 것이 바람직하다.
상기 유동성 절연 물질은 스핀 온 절연막(Spin On Dielectric)으로 이루어진다.
상기 라이너 절연막을 형성하는 단계는, 상기 유동성 절연막이 형성된 반도체 기판을 고밀도 플라즈마 챔버 내에 로딩시키는 단계; 상기 고밀도 플라즈마 챔버 내에 산소(O2) 가스, 실란(SiH4) 가스 및 헬륨(He) 가스를 포함하는 HDP 증착 소스를 공급하는 단계; 및 상기 HDP 증착 소스를 공급하면서 플라즈마를 발생시키고 발생된 플라즈마를 상기 반도체 기판 방향으로 흡착시키는 소스 파워 및 바이어스 파워를 인가하여 상기 트렌치의 측벽에 라이너 절연막의 증착을 억제하면서 상기 유동성 절연막이 노출된 트렌치 바닥 부분 및 상기 트렌치의 상부에 라이너 절연막을 소정 두께로 증착하는 단계를 포함한다.
상기 바이어스 파워는 상기 트렌치의 측벽의 라이너 절연막 증착을 억제하는 500Watts 내지 1500Watts로 인가하고, 상기 실란 가스는 플라즈마 이온 생성 확률을 감소시키는 20sccm 내지 50sccm의 유량으로 공급하는 것이 바람직하다.
상기 라이너 절연막은 습식 식각 방식으로 상기 트렌치 측벽에 잔류하는 라이너 절연막을 식각하여 트렌치 측벽을 노출시킨다.
상기 예비 매립절연막 및 매립절연막은 오존-언도프트 실리케이트 글래 스(O3-USG)막을 포함하며, 상기 산화증착소스는 오존(O3) 가스 및 TEOS(Tetra Ethyl Oxide Silicate) 가스를 포함한다.
상기 예비 매립절연막은 300도 내지 550도의 공정 온도 및 300Torr 내지 600Torr의 공정 압력에서 형성하는 것이 바람직하다.
본 발명의 제2 실시예에 따른 반도체 소자의 절연막 형성방법은, 반도체 기판 내에 트렌치를 형성하는 단계; 상기 트렌치의 노출면에 측벽 산화막 및 라이너 질화막을 형성하는 단계; 상기 트렌치의 바닥부 및 상부의 라이너 질화막 위에 라이너 절연막을 형성하는 단계; 상기 라이너 절연막을 식각하여 상기 트렌치 측벽의 라이너 질화막을 노출시키는 단계; 상기 라이너 절연막 상에 산화증착소스를 공급하여 상기 트렌치의 바닥부 및 상부에 남아 있는 라이너 절연막 위에 예비 매립절연막을 형성하는 단계; 및 상기 트렌치 측면 부분의 성장 속도보다 트렌치 내부에서 상기 라이너 절연막 위에 형성된 예비 매립절연막의 성장 속도가 높아 상기 트렌치를 모두 매립하는 매립절연막을 형성하는 단계를 포함하는 것을 특징으로 한다.
본 발명의 제2 실시예에 따른 반도체 소자의 절연막 형성방법은, 반도체 기판 상에 도전막 패턴을 형성하는 단계; 상기 도전막 패턴 상에 질화막으로 이루어진 스페이서를 형성하는 단계; 상기 도전막 패턴의 상부 및 상기 도전막 패턴 사이의 바닥 부분에 라이너 절연막을 형성하는 단계; 상기 라이너 절연막 상에 산화증 착소스를 공급하여 상기 도전막 패턴 사이의 바닥 부분 및 상기 도전막 패턴의 상부에 남아 있는 라이너 절연막 위에 예비 매립절연막을 형성하는 단계; 및 상기 도전막 패턴 측면 부분의 성장 속도보다 상기 도전막 패턴 사이의 바닥 부분의 상기 라이너 절연막 위에 형성된 예비 매립절연막의 성장 속도가 높아 상기 도전막 패턴을 모두 매립하는 매립절연막을 형성하는 단계를 포함하는 것을 특징으로 한다.
본 발명에 따르면, 절연막이 증착되는 피증착 대상막의 표면 상태에 따라 상이한 증착 속도를 이용함으로써 심(seam)이 발생하는 것을 방지하면서 우수한 스텝 커버리지를 구현할 수 있다. 고밀도 플라즈마에 노출되는 시간을 최소화할 수 있어 클리핑 결함을 방지할 수 있다. 또한 O3-USG막 형성 공정을 적용하여 고온의 어닐링 공정을 생략할 수 있어 반도체 소자 제조 공정에서 열 부담을 감소시킬 수 있다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세히 설명하고자 한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.
도 1 내지 도 9는 본 발명의 제1 실시예에 따른 반도체 소자의 절연막 형성방법을 설명하기 위해 나타내보인 도면들이다.
도 1을 참조하면, 반도체 기판(100) 상에 패드산화막 패턴(105) 및 패드질화막 패턴(110)으로 이루어진 소자분리용 마스크막 패턴을 형성한다. 패드산화막 패턴(105)은 패드질화막 패턴의 인력에 의한 반도체 기판(100)의 스트레스를 완화하는 역할을 한다. 소자분리용 마스크막 패턴에 의해 노출된 영역은 이후 형성될 소자분리막에 의해 소자분리영역(Isolation region)이 정의되고, 소자분리용 마스크막 패턴에 의해 차단된 영역은 이후 활성영역(Active region)이 정의된다.
도 2를 참조하면, 패드질화막 패턴(110) 및 패드산화막 패턴(105)을 마스크로 반도체 기판(100)의 노출 영역을 식각하여 반도체 기판(100) 내에 소정 깊이의 깊이를 갖는 트렌치(115)를 형성한다. 다음에 반도체 기판(100) 상에 산화 공정을 수행하여 트렌치(115)의 노출면 상에 측벽 산화막(wall oxide, 120)을 형성한다. 이러한 측벽 산화막(120)은 트렌치(115)를 형성하기 위한 식각 공정에서 반도체 기판(100) 상에 발생된 손상을 보상한다. 또한, 측벽 산화막(120)은 후속 증착될 라이너 질화막이 반도체 기판(100) 위에 바로 증착되어 발생하는 스트레스를 방지하는 역할을 한다.
다음에 측벽 산화막(120)과, 패드질화막 패턴(110) 및 패드산화막 패턴(105)을 따라 연장하여 라이너 질화막(liner nitride, 125)을 형성한다. 라이너 질화막(125)은 이후 반도체 소자 제조공정, 예를 들어 게이트 산화(gate oxidation) 및 열 공정을 진행하는 과정에서 산화 소스(oxidant source)가 반도체 기판(100) 내로 침투하여 유발되는 누설 전류(leakage current)를 방지하는 역할을 한다. 그리고 라이너 질화막(125) 위에 라이너 산화막(liner oxide, 130)을 형성한다.
도 3을 참조하면, 반도체 기판(100) 상에 유동성 절연 물질(135)로 트렌치(115)를 매립한다. 구체적으로, 반도체 기판(100)을 스핀 코팅기(spin coater)에 로딩시킨다. 다음에 스핀 코팅기를 일 방향으로 회전시키면서 스핀 코팅기에 배치되어 있는 반도체 기판(100) 상에 솔벤트(solvent) 및 용질(solute)이 혼합되어 있는 화합물을 포함하는 유동성 절연 물질(135)을 도포하여 트렌치(115)를 매립한다. 여기서 유동성 절연 물질(135)은 리플로우(reflow) 특성이 우수한 스핀 온 절연막(SOD; Spin On Dielectric)으로 형성할 수 있다. 다음에 유동성 절연 물질(135)에 큐어링(curing) 공정을 진행한다. 큐어링 공정은 수소(H2) 가스 또는 산소(O2) 가스 분위기에서 진행할 수 있다. 큐어링 공정을 진행한 다음, 유동성 절연 물질(135) 상에 평탄화 공정을 진행할 수 있다. 평탄화 공정은 후속 진행할 리세스(recess) 과정에서 유동성 절연 물질(135)을 균일하게 리세스 시키기 위해 진행한다.
도 4를 참조하면, 유동성 절연 물질(135, 도 3 참조)을 일정 깊이(d)만큼 리세스(recess) 시키는 공정을 진행한다. 유동성 절연 물질(135)을 리세스시키는 공정은 습식 식각(wet etch) 방식으로 진행할 수 있다. 그러면 유동성 절연 물질(135)은 트렌치(115)를 일부 매립시키는 유동성 절연막(135a)이 된다. 이 경우 라이너 산화막(130a)은 리세스 공정을 진행하는 과정에서 유동성 절연 물질(135)이 리세스된 깊이(d)만큼 함께 식각된다. 이에 따라 라이너 산화막(130a)은 유동성 절연막(135a) 내에만 위치하고, 라이너 산화막(130a)이 식각된 깊이만큼 트렌치(115) 측면부의 라이너 질화막(125)이 노출된다.
도 5를 참조하면, 트렌치(115)를 일부 매립하는 유동성 절연막(135a) 및 노출된 라이너 질화막(125) 위에 라이너 고밀도 플라즈마(HDP) 산화막(liner high density plasma layer, 140)을 형성한다. 구체적으로, 반도체 기판(100)을 고밀도 플라즈마(HDP) 챔버 내에 로딩시킨다. 다음에 고밀도 플라즈마 챔버 내에 고밀도 플라즈마(HDP) 증착 소스를 공급하면서, 챔버 내에 플라즈마를 형성하고 형성된 플라즈마 이온을 반도체 기판(100) 방향으로 흡착시키게 파워(또는 바이어스)를 인가하여 라이너 HDP 산화막(140)을 형성한다. HDP 증착 소스는 산소(O2) 가스, 실란(SiH4) 가스를 포함하는 소스 가스 및 헬륨(He) 가스를 포함한다.
실란(SiH4) 가스를 기반으로 하는 화학기상증착(CVD; Chemical Vapor Deposition) 방식은 종횡비가 큰 트렌치나 홀의 바닥면과 측면에 균일한 두께의 막을 증착할 수 있는 능력인 스텝 커버리지(step coverage) 특성이 취약하다. 이에 고밀도 플라즈마 방식은, 플라즈마를 발생 및 성장시키고 이온을 포획하는 역할을 하는 소스 파워(source power)와 발생된 플라즈마를 피증착대상 위에 흡착시키는 역할을 하는 바이어스 파워(bias power) 및 실란(SiH4) 가스의 유량을 증가시켜 취약한 스텝 커버리지를 보완하려는 노력이 이루어지고 있다.
이에 대해 본 발명의 실시예에서는 소스 파워를 증가시켜 플라즈마를 발생 및 성장시키고 이온을 포획하고, 바이어스 파워는 감소시켜 트렌치의 바닥면까지 플라즈마 이온이 도달하지 않고 측벽에 증착되게 유도하면서 오버행을 방지하고, 실란(SiH4) 가스의 유량을 감소시켜 플라즈마 이온 생성 확률을 감소시킨다. 그러면 트렌치의 경우, 바닥면 및 상부에는 산화막이 소정 두께로 증착되는 반면, 트렌치 측벽에는 증착이 억제되어 거의 산화막이 증착되지 않는다. 구체적으로, 실란(SiH4) 가스는 50sccm 이하의 유량으로 공급하며, 바람직하게는 20sccm 내지 50sccm의 유량으로 공급한다. 또한 트렌치 측벽에 오버행 발생을 최소화하기 위해 바이어스 파워는 1500Watts 이하의 낮은 파워를 인가하며, 바람직하게는 500Watts 내지 1500Watts의 파워를 인가한다. 이러한 공정 조건에 의해 유동성 절연막(135a)이 노출 부분과 패드질화막 패턴(125) 상부에 형성된 라이너 질화막(125) 위에는 라이너 HDP 산화막(140)이 형성되는 반면, 트렌치(115) 측벽에는 라이너 HDP 산화막(140)이 거의 증착되지 않는다.
도 6을 참조하면, 라이너 HDP 산화막(140) 상에 습식식각을 진행하여 트렌치(115) 상부에 생성된 오버행(overhang)과 트렌치(115) 측벽에 미량으로 증착된 라이너 HDP 산화막을 제거한다. 그러면 라이너 HDP 산화막(140a)은 유동성 절연막(135a) 위와 패드질화막 패턴(110) 상부의 라이너 질화막(125) 위에만 남게 된다. 그리고 트렌치(115) 측벽에는 라이너 질화막(125)이 노출된다.
도 7을 참조하면, 습식식각이 진행된 반도체 기판(100) 상에 오존-언도프트 실리케이트 글래스(O3-Undoped silicate glass, 이하 O3-USG라 함) 증착 소스를 공급한다. O3-USG 증착 소스는 오존(O3) 가스 및 TEOS(Tetra Ethyl Oxide Silicate) 가스를 포함한다. 이를 위해, 습식식각이 진행된 반도체 기판(100)을 증착 장비 내 에 배치한다. 증착 장비는 퍼니스(furnace) 또는 화학기상증착(CVD)장비 가운데 선택하여 적용할 수 있다. 다음에 300도 내지 550도의 공정 온도를 유지하고 300Torr 내지 600Torr의 공정 압력에서 오존(O3) 가스 및 TEOS 가스를 소스 가스로 공급한다. 그러면 라이너 HDP 산화막(140a) 위에 예비 O3-USG막(145)이 형성된다. 이 예비 O3-USG막(145)은 트렌치(115)의 남은 부분을 O3-USG막으로 매립하기 위한 시드층(seed layer) 역할을 한다.
계속해서 오존(O3) 가스 및 TEOS 가스를 공급하면 예비 O3-USG막(145)이 성장하면서 도 8에 도시한 바와 같이, 유동성 절연막(135a)으로 일부 매립된 트렌치(115)의 남은 부분이 O3-USG막(150)으로 모두 매립된다. O3-USG막(150)을 성장시키는 동안 공정 온도 및 공정 압력은 각각 300도 내지 550도와 300Torr 내지 600Torr의 압력을 유지하는 것이 바람직하다.
구체적으로, O3-USG막의 초기 증착 특징을 나타내보인 도 9를 참조하면, O3-USG 증착 소스를 공급하면 질화막 위에는 일반적인 열 화학기상증착(thermal CVD) 방식으로 산화막이 형성된다(도 9의 (a) 참조). 그러나 산화막의 표면에서는 증착 초기에 산화막의 실리콘(Si), 실리콘옥사이드(SiO) 등의 댕글링 본드(Dangling bond)를 시드(seed)로 하여 성장하게 된다(도 9의 (b) 참조). 이를 증착 선택비(Deposition selectivity)라고 한다. 증착 선택비는 O3-USG 증착 소스가 공급되는 대상막의 표면 상태에 따라 모두 다르며, 이 증착 선택비에 따라 초기 증 착시까지 걸리는 시간 또한 모두 다르다. 증착 선택비에 따라 초기 증착시까지 걸리는 시간을 배양 시간(incubation time)이라고 하는데, 절연 물질(dielectric material) 중에서는 실리콘옥사이드(SiO2),실리콘옥시나이트라이드(SiON) 및 실리콘나이트라이드(Si3N4)의 순서로 배양 시간이 증가하게 된다. 이에 따라 질화막 위에서는 배양 시간이 증가하여 산화막이 형성되는 속도가 산화막 위에서 성장되는 속도보다 상대적으로 느리다.
본 발명의 트렌치(115)는 하부 부분은 라이너 HDP 산화막(140a)이 노출되어 있고, 측벽 부분은 라이너 질화막(125)이 노출되어 있기 때문에 상술한 배양 시간의 차이에 따라 하부 부분의 O3-USG막(150) 성장이 측벽 부분보다 빠르다. 이에 따라 스텝 커버리지의 한계를 극복할 수 있으며, 하부 부분이 측벽 부분보다 빠르게 성장하기 때문에 심(seam)이 발생하는 것을 방지할 수 있다. 구체적으로, O3-USG막의 단일막으로 종횡비가 큰 트렌치를 매립하거나, 라이너 HDP 산화막을 제외하고 유동성 절연막/O3-USG막으로 종횡비가 큰 트렌치를 매립하는 경우에는, 모든 방향에서 O3-USG막의 성장이 진행되므로 바닥 부분이 매립되기 전에 측벽 부분이 먼저 매립되어 심(seam)이 발생된다. 이러한 심(seam)은 제거되지 않으며, 후속 공정으로 고온의 어닐링(anealing) 공정을 진행한다 하더라도 완전히 제거되지 않는 문제가 있다. 또한 스핀 온 절연막(SOD)으로 트렌치를 모두 매립하는 경우, 순수 산화막(pure oxide)이 아닌 스핀 온 절연막의 특성에 의해 트렌치 측벽의 라이너 질화막과 스핀 온 절연막 표면에서의 산화막 증착 속도가 같아 심(seam)이 발생할 수 있다. 이에 대해 본 발명에서는 배양 시간의 차이를 이용하여 하부 부분의 성장 속도를 측벽 부분보다 증가시킴으로써 심(seam)이 발생하는 것을 사전에 방지할 수 있다.
이 경우, O3-USG막(150)으로 트렌치(115)를 모두 매립하는 공정 조건에서 공정 압력이 300Torr보다 낮아지면 스텝 커버리지가 낮아지고, 600Torr보다 높아지면 증착 선택비가 저하되어 바닥 부분에서도 성장되지 않으므로 300Torr 내지 600Torr의 압력을 유지하는 것이 바람직하다.
한편, 매립하고자 하는 트렌치 또는 매립하고자 하는 공간(space)이 충분히 넓은 경우에는 유동성 절연막을 생략하고 O3-USG막의 단일막으로 매립할 수 있다. 이하 도면을 참조하여 설명하기로 한다.
도 10 내지 도 13은 본 발명의 제2 실시예를 설명하기 위해 나타내보인 도면들이다.
도 10을 참조하면, 반도체 기판(200) 내에 트렌치(215)를 식각하여 형성하고 트렌치(215)의 노출면에 측벽 산화막(220) 및 라이너 질화막(225)을 차례로 형성한다. 여기서 트렌치(215)는 제1 실시예의 트렌치(115, 도 2 참조)보다 상대적으로 넓은 폭으로 형성하며, 주변회로영역에 배치된다. 도면에서 미설명된 부분은 패드산화막 패턴(205) 및 패드질화막 패턴(210)이다.
도 11을 참조하면, 라이너 질화막(225) 위에 라이너 HDP 산화막(230)을 형성 한다. 라이너 HDP 산화막(230)은 고밀도 플라즈마(HDP) 증착 소스를 공급하면서, 챔버 내에 플라즈마를 형성하고 형성된 플라즈마 이온을 반도체 기판(200) 방향으로 흡착시키게 파워(또는 바이어스)를 인가하여 형성할 수 있다. HDP 증착 소스는 산소(O2) 가스, 실란(SiH4) 가스를 포함하는 소스 가스 및 헬륨(He) 가스를 포함한다. 라이너 HDP 산화막(230)은 소스 파워를 증가시켜 플라즈마를 발생 및 성장시키고 이온을 포획하고, 바이어스 파워는 감소시켜 트렌치의 바닥면까지 플라즈마 이온이 도달하지 않고 측벽에 증착되게 유도하여 오버행을 방지하고, 실란(SiH4) 가스의 유량을 감소시켜 플라즈마 이온 생성 확률을 감소시킨다. 구체적으로, 실란(SiH4) 가스는 50sccm 이하의 유량으로 공급하며, 바람직하게는 20sccm 내지 50sccm의 유량으로 공급한다. 또한 트렌치 측벽에 오버행 발생을 최소화하기 위해 바이어스 파워는 1500Watts 이하의 낮은 파워를 인가하며, 바람직하게는 500Watts 내지 1500Watts의 파워를 인가한다.
이러한 공정 조건으로 패드질화막 패턴(210) 상부 및 트렌치(215)의 바닥 부분의 라이너 질화막(225) 위에는 라이너 HDP 산화막(230)이 형성되는 반면, 트렌치(215) 측벽에는 라이너 HDP 산화막(230)이 거의 증착되지 않는다.
도 12를 참조하면, 라이너 HDP 산화막(230) 상에 습식식각을 진행하여 트렌치(215) 상부 측면에 생성된 오버행과 트렌치(215) 측벽에 미량으로 증착된 라이너 HDP 산화막을 제거한다. 그러면 라이너 HDP 산화막(230a)은 패드질화막 패턴(110) 상부와 트렌치(215)의 바닥 부분의 라이너 질화막(225) 위에만 남게 된다. 그리고 트렌치(215) 측벽에는 라이너 질화막(225)이 노출된다.
도 13 및 도 14를 참조하면, 습식식각이 진행된 반도체 기판(200) 상에 오존(O3) 가스 및 TEOS 가스로 이루어진 O3-USG 증착 소스를 공급한다. 이와 함께 300도 내지 550도의 공정 온도를 유지하고 300Torr 내지 600Torr의 공정 압력에서 오존(O3) 가스 및 TEOS 가스를 소스 가스로 공급한다. 그러면 라이너 HDP 산화막(230a) 위에 예비 O3-USG막(235)이 형성된다. 계속해서 오존(O3) 가스 및 TEOS 가스를 공급하면 라이너 HDP 산화막(230a) 위에 형성된 예비 O3-USG막(235)이 성장하면서 도 14에 도시한 바와 같이, 트렌치(215)는 O3-USG막(240)의 단일막으로 모두 매립된다. 트렌치(215)는 산화막 또는 질화막 위에서 성장하는 O3-USG막의 증착 속도 차이에 의해 트렌치(215)의 바닥 부분의 성장 속도가 측벽 부분의 성장 속도보다 증가함으로써 심(seam)이 발생하는 것을 사전에 방지할 수 있다.
또한 본 발명의 절연막 형성방법은 게이트스택 또는 비트라인스택과 같은 도전막 패턴 사이의 공간(space)을 매립하는 층간절연막을 형성하는 공정에도 적용할 수 있다.
도 15 내지 도 18은 본 발명의 제3 실시예를 설명하기 위해 나타내보인 도면들이다.
도 15를 참조하면, 기판(300) 상에 도전막 패턴(313)을 형성한다. 다음에 도전막 패턴(313) 위에 스페이서(315)를 형성한다. 도전막 패턴(313)은 워드라인의 경우에는 게이트 전극(305) 및 하드마스크막 패턴(310)의 적층 구조로 이루어지며, 비트라인의 경우에는 비트라인 전극(305) 및 하드마스크막 패턴(310)의 적층 구조로 이루어진다. 스페이서(315)는 질화막을 포함하여 이루어진다.
도 16을 참조하면, 도전막 패턴(313) 및 스페이서(315) 상에 라이너 HDP 산화막(320)을 형성한다. 라이너 HDP 산화막(320)은 산소(O2) 가스, 실란(SiH4) 가스 및 헬륨(He) 가스를 포함하는 고밀도 플라즈마(HDP) 증착 소스를 공급하면서, 챔버 내에 플라즈마를 형성하고 형성된 플라즈마 이온을 반도체 기판(200) 방향으로 흡착시키게 파워(또는 바이어스)를 인가하여 형성할 수 있다. 라이너 HDP 산화막(230)은 소스 파워를 증가시켜 플라즈마를 발생 및 성장시키고 이온을 포획하고, 바이어스 파워는 감소시켜 도전막 패턴(313) 사이의 바닥면까지 플라즈마 이온이 도달하지 않고 측벽에 증착되게 유도하여 오버행을 방지하고, 실란(SiH4) 가스의 유량을 감소시켜 플라즈마 이온 생성 확률을 감소시킨다.
실란(SiH4) 가스는 50sccm 이하의 유량으로 공급하며, 바람직하게는 20sccm 내지 50sccm의 유량으로 공급한다. 또한 도전막 패턴(313) 측면에 오버행 발생을 최소화하기 위해 바이어스 파워는 1500Watts 이하의 낮은 파워를 인가하며, 바람직하게는 500Watts 내지 1500Watts의 파워를 인가한다. 이러한 공정 조건으로 도전막 패턴(313)의 상부 및 도전막 패턴(313) 사이에 노출된 하부 대상막 위에는 라이너 HDP 산화막(320)이 형성되는 반면, 도전막 패턴(313) 측면에는 라이너 HDP 산화막(320)이 거의 증착되지 않는다.
도 17을 참조하면, 라이너 HDP 산화막(320) 상에 습식식각을 진행하여 도전막 패턴(313) 상부 측면에 생성된 오버행과 도전막 패턴(313) 측면에 미량으로 증착된 라이너 HDP 산화막을 제거한다. 습식식각이 진행된 라이너 HDP 산화막(320a)은 도전막 패턴(313) 상부와 바닥 부분의 노출면에 남게 된다. 그리고 도전막 패턴(313)의 측면에는 라이너 HDP 산화막이 제거되어 스페이서(315)가 노출된다.
도 18을 참조하면, 습식식각이 진행된 도전막 패턴(313) 상에 오존(O3) 가스 및 TEOS 가스로 이루어진 O3-USG 증착 소스를 공급한다. 이와 함께 300도 내지 550도의 공정 온도를 유지하고 300Torr 내지 600Torr의 공정 압력에서 오존(O3) 가스 및 TEOS 가스를 소스 가스로 공급한다. 그러면 라이너 HDP 산화막(320a) 위에 예비 O3-USG막(325)이 형성된다. 계속해서 오존(O3) 가스 및 TEOS 가스를 공급하면 라이너 HDP 산화막(320a) 위에 형성된 예비 O3-USG막(325)이 성장하면서 도전막 패턴(313) 사이의 공간은 O3-USG막(330)으로 모두 매립된다. 도전막 패턴(313) 사이의 공간을 매립하는 층간절연막 형성시, 산화막 또는 질화막 위에서 성장하는 O3-USG막의 증착 속도 차이에 의해 도전막 패턴(313) 사이에 노출된 공간의 바닥 부분의 성장 속도가 측면 부분의 성장 속도보다 증가함으로써 심(seam)이 발생하는 것을 사전에 방지할 수 있다. 도전막 패턴 사이의 공간을 매립하는 층간절연막은 일반적으로 고밀도 플라즈마(HDP) 공정을 이용한 산화막, BPSG(Boron Phosphorus Silicate glass)막으로 형성하여 왔다. 이 경우, 고밀도 플라즈마 공정은 증착 및 식각 공정을 반복하여 진행함에 따라 고밀도 플라즈마에 노출되는 시간 및 노출양이 많아지므로 플라즈마에 의해 질화막이 손실되어 끊어지는 클리핑(clipping) 결함이 발생하는 문제가 있다. 또한 층간절연막을 BPSG막으로 형성하는 경우에는 막질을 치밀화하기 위해 고온의 어닐링 공정이 요구된다. 고온의 어닐링 공정을 수행하면 반도체 소자에 열 부담(thermal budget)이 가해져 소자의 특성이 저하되는 문제가 있다.
이에 대해 본 발명에 의한 절연막 형성방법은 고밀도 플라즈마에 노출되는 시간을 최소화할 수 있어 클리핑 결함을 방지할 수 있다. 또한 O3-USG막을 형성하므로 고온의 어닐링 공정을 생략할 수 있어 열 부담이 상대적으로 감소한다. 아울러 표면 상태에 따라 상이한 증착 속도를 이용함으로써 심(seam)이 발생하는 것을 방지할 수 있다. 이러한 본 발명은 디램(DRAM) 소자뿐 아니라 측면에 폴리실리콘이 노출된 플래시(FLASH) 소자에도 적용할 수 있어 폴리실리콘에 주입된 불순물의 손실 없이 매립 공정을 진행할 수 있다.
도 1 내지 도 9는 본 발명의 제1 실시예에 따른 반도체 소자의 절연막 형성방법을 설명하기 위해 나타내보인 도면들이다.
도 10 내지 도 13은 본 발명의 제2 실시예를 설명하기 위해 나타내보인 도면들이다.
도 15 내지 도 18은 본 발명의 제3 실시예를 설명하기 위해 나타내보인 도면들이다.

Claims (23)

  1. 반도체 기판 내에 트렌치를 형성하는 단계;
    상기 트렌치를 유동성 절연 물질로 매립하는 단계;
    상기 유동성 절연 물질을 리세스시켜 상기 트렌치의 측면을 노출시키면서 트렌치의 바닥부를 일부 매립하는 유동성 절연막을 형성하는 단계;
    상기 리세스로 노출된 상기 유동성 절연막 및 트렌치 상에 라이너 절연막을 형성하는 단계;
    상기 유동성 절연막의 노출 부분 및 상기 트렌치 상부 위에 라이너 절연막이 남게 식각하는 단계;
    상기 식각이 진행된 반도체 기판 상에 산화증착소스를 공급하여 상기 라이너 절연막 위에 예비 매립절연막을 형성하는 단계; 및
    상기 트렌치 측면 부분의 성장 속도보다 트렌치 내부에서 상기 라이너 절연막 위에 형성된 예비 매립절연막의 성장 속도가 높아 상기 트렌치를 모두 매립하는 매립절연막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 절연막 형성방법.
  2. 청구항 2은(는) 설정등록료 납부시 포기되었습니다.
    제1항에 있어서,
    상기 트렌치를 형성하는 단계 이후에, 상기 트렌치의 노출면에 측벽 산화막, 라이너 질화막 및 라이너 산화막을 차례로 형성하는 단계를 더 포함하는 반도체 소 자의 절연막 형성방법.
  3. 청구항 3은(는) 설정등록료 납부시 포기되었습니다.
    제1항에 있어서,
    상기 유동성 절연 물질은 스핀 온 절연막(Spin On Dielectric)으로 이루어진 반도체 소자의 절연막 형성방법.
  4. 청구항 4은(는) 설정등록료 납부시 포기되었습니다.
    제1항에 있어서, 상기 라이너 절연막을 형성하는 단계는,
    상기 유동성 절연막이 형성된 반도체 기판을 고밀도 플라즈마 챔버 내에 로딩시키는 단계;
    상기 고밀도 플라즈마 챔버 내에 산소(O2) 가스, 실란(SiH4) 가스 및 헬륨(He) 가스를 포함하는 HDP 증착 소스를 공급하는 단계; 및
    상기 HDP 증착 소스를 공급하면서 플라즈마를 발생시키고 발생된 플라즈마를 상기 반도체 기판 방향으로 흡착시키는 소스 파워 및 바이어스 파워를 인가하여 상기 트렌치의 측벽에 라이너 절연막의 증착을 억제하면서 상기 유동성 절연막이 노출된 트렌치 바닥 부분 및 상기 트렌치의 상부에 라이너 절연막을 소정 두께로 증착하는 단계를 포함하는 반도체 소자의 절연막 형성방법.
  5. 청구항 5은(는) 설정등록료 납부시 포기되었습니다.
    제4항에 있어서,
    상기 바이어스 파워는 상기 트렌치의 측벽의 라이너 절연막 증착을 억제하는 500Watts 내지 1500Watts로 인가하는 반도체 소자의 절연막 형성방법.
  6. 청구항 6은(는) 설정등록료 납부시 포기되었습니다.
    제4항에 있어서,
    상기 실란 가스는 플라즈마 이온 생성 확률을 감소시키는 20sccm 내지 50sccm의 유량으로 공급하는 반도체 소자의 절연막 형성방법.
  7. 청구항 7은(는) 설정등록료 납부시 포기되었습니다.
    제1항에 있어서,
    상기 라이너 절연막은 습식 식각 방식으로 상기 트렌치 측벽에 잔류하는 라이너 절연막을 식각하여 트렌치 측벽을 노출시키는 반도체 소자의 절연막 형성방법.
  8. 청구항 8은(는) 설정등록료 납부시 포기되었습니다.
    제1항에 있어서,
    상기 예비 매립절연막 및 매립절연막은 오존-언도프트 실리케이트 글래스(O3-USG)막을 포함하는 반도체 소자의 절연막 형성방법.
  9. 청구항 9은(는) 설정등록료 납부시 포기되었습니다.
    제1항에 있어서,
    상기 산화증착소스는 오존(O3) 가스 및 TEOS(Tetra Ethyl Oxide Silicate) 가스를 포함하는 반도체 소자의 절연막 형성방법.
  10. 청구항 10은(는) 설정등록료 납부시 포기되었습니다.
    상기 예비 매립절연막은 300도 내지 550도의 공정 온도 및 300Torr 내지 600Torr의 공정 압력에서 형성하는 반도체 소자의 절연막 형성방법.
  11. 반도체 기판 내에 트렌치를 형성하는 단계;
    상기 트렌치의 노출면에 측벽 산화막 및 라이너 질화막을 형성하는 단계;
    상기 반도체 기판을 고밀도 플라즈마 챔버 내에 로딩시키는 단계;
    상기 고밀도 플라즈마 챔버 내에 산소(O2) 가스, 실란(SiH4) 가스 및 헬륨(He) 가스를 포함하는 HDP 증착 소스를 공급하는 단계;
    상기 HDP 증착 소스를 공급하면서 상기 반도체 기판 방향으로 플라즈마를 흡착시키는 바이어스 파워를 500Watts 내지 1500Watts의 파워로 인가하여 상기 트렌치의 측벽에는 증착을 억제하면서 상기 트렌치 바닥 부분 및 상부에 라이너 HDP 산화막을 형성하는 단계;
    상기 라이너 HDP 산화막 상에 산화증착소스를 공급하여 상기 트렌치의 바닥부분 및 상부에 남아 있는 라이너 HDP 산화막의 노출면에 O3-USG막을 소정 두께로 형성하는 단계; 및
    상기 O3-USG막 상에 상기 산화증착소스를 공급하여 상기 트렌치 측면 부분의 성장 속도보다 트렌치 내부의 상기 라이너 HDP 산화막 위에 형성된 O3-USG막의 성장 속도가 높아 상기 트렌치를 상기 O3-USG막으로 모두 매립시키는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 절연막 형성방법.
  12. 청구항 12은(는) 설정등록료 납부시 포기되었습니다.
    제11항에 있어서,
    상기 트렌치는 셀 영역 및 주변회로영역이 정의된 반도체 기판의 주변회로영역에 형성되어 상기 셀 영역에 형성된 트렌치보다 상대적으로 넓은 폭으로 형성된 반도체 소자의 절연막 형성방법.
  13. 삭제
  14. 삭제
  15. 삭제
  16. 청구항 16은(는) 설정등록료 납부시 포기되었습니다.
    제11항에 있어서,
    상기 실란 가스는 플라즈마 이온 생성 확률을 감소시키는 20sccm 내지 50sccm의 유량으로 공급하는 반도체 소자의 절연막 형성방법.
  17. 삭제
  18. 청구항 18은(는) 설정등록료 납부시 포기되었습니다.
    제11항에 있어서,
    상기 산화증착소스는 오존(O3) 가스 및 TEOS(Tetra Ethyl Oxide Silicate) 가스를 포함하는 반도체 소자의 절연막 형성방법.
  19. 청구항 19은(는) 설정등록료 납부시 포기되었습니다.
    제11항에 있어서,
    상기 O3-USG막은 300도 내지 550도의 공정 온도 및 300Torr 내지 600Torr의 공정 압력에서 형성하는 반도체 소자의 절연막 형성방법.
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