KR100762243B1 - 반도체 소자의 제조방법 - Google Patents
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Abstract
본 발명의 반도체 소자의 제조방법은, 반도체 기판 상에 도전막 패턴을 형성하는 단계; 도전막 패턴 위에 실리콘 함량이 높은 시드층(seed layer)을 형성하는 단계; 및 시드층 위에 도전막 패턴을 매립하는 층간절연막을 형성하는 단계를 포함한다.
고밀도 플라즈마, 시드층, 실리콘
Description
도 1은 층간절연막 내 발생된 보이드를 나타내보인 도면이다.
도 2 내지 도 6은 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위하여 나타내 보인 도면들이다.
본 발명은 반도체 소자에 관한 것으로서, 보다 상세하게는 소자의 문턱전압을 안정화시킬 수 있는 반도체 소자의 제조방법에 관한 것이다.
최근 반도체 소자가 고집적화됨에 따라 디자인 룰(design rule)이 감소하면서 소자의 크기 또한 더욱 작아지고 있다. 소자의 크기가 작아짐에 따라 빠른 속도를 요구하고 있으며 그에 따라 게이트 산화막의 두께는 더욱 낮아지고 있다.
이와 같이 게이트 산화막의 두께가 낮아지면서 반도체 소자를 제조하는 공정을 진행하는 과정에서 여러 공정 단계에 게이트 산화막이 노출되고, 열화될 수 있다. 이와 같은 공정 단계가 반복되면서 게이트 산화막은 쉽게 인가된 바이어 스(bias)에 파괴되는 현상이 발생할 수 있다. 그중 하나로 지적되고 있는 공정 단계로 층간절연막(ILD; Inter Layer Dielectric)으로 고밀도 플라즈마 산화막(HDP; High Density Plasma)을 형성하는 과정이다.
종래의 디램(DRAM; Dynamic Random Access Memory)소자는 텅스텐(W)을 이용하여 화학적 기상 증착(CVD; Chemical Vapor Deposition)방법을 이용하여 도전막, 예를 들어 비트라인을 형성하고 있다. 그리고 이러한 도전막의 사이사이의 절연막으로는 고밀도 플라즈마 산화막을 이용하여 절연을 시키는 방법을 이용하고 있다. 그러나 고밀도 플라즈마 산화막의 경우 높은 밀도의 플라즈마를 이용하기 때문에 증착 도중 많은 수소(H2) 이온 및 전하(charge)들이 이러한 도전막, 예를 들어 비트라인을 통해 게이트 산화막 내로 침투하여 축적된다. 이와 같이, 수소(H2) 이온 및 전하(charge)들이 게이트 산화막 내에 침투 및 축적되면 문턱전압을 변화시키고, 높은 바이어스(bias)가 게이트 산화막에 가해지면서, 크랙(crack)이 발생하여 소자의 신뢰성에 문제를 일으킬 수 있다.
본 발명이 이루고자 하는 기술적 과제는, 층간절연막을 형성하는 과정에서 보호막을 형성하여 게이트 산화막의 불량을 개선할 수 있는 반도체 소자의 제조방법을 제공하는 데 있다.
상기 기술적 과제를 달성하기 위하여, 본 발명에 따른 반도체 소자의 제조방 법은, 반도체 기판 상에 도전막 패턴을 형성하는 단계; 상기 도전막 패턴 위에 실리콘 함량이 높은 시드층을 형성하는 단계; 및 상기 시드층 위에 상기 도전막 패턴을 매립하는 층간절연막을 형성하는 단계를 포함하는 것을 특징으로 한다.
본 발명에 있어서, 상기 시드층을 형성하는 단계는, 상기 반도체 기판을 고밀도 플라즈마 챔버 내에 로딩하는 단계; 상기 고밀도 플라즈마 챔버 내에 실란(SiH4) 가스 및 산소(O2) 가스를 포함하는 소스 가스, 헬륨(He)을 포함하는 캐리어 가스를 공급하고, 상기 고밀도 플라즈마 챔버 내에 전원을 인가하여 플라즈마를 형성하는 단계; 및 상기 플라즈마 물질을 상기 반도체 기판 상에 흡착시키는 단계를 포함할 수 있다.
상기 실란(SiH4) 가스와 산소(O2) 가스는, 1:1-1.1의 비율로 공급하는 것이 바람직하다.
상기 플라즈마를 형성하는 단계는, 상기 실란(SiH4) 가스는 30-40sccm의 유량으로 공급하고, 산소(O2) 가스는 30-45sccm의 유량으로 공급하고, 헬륨(He)은 800-1000sccm의 유량으로 공급하며, 낮은 주파수에서 2000-4000W의 파워를 인가한 다음 높은 주파수에서 600-800W의 파워를 인가하여 형성할 수 있다.
상기 시드층은 300Å의 두께를 넘지 않도록 형성하는 것이 바람직하다.
상기 시드층을 형성하는 단계는, 상기 반도체 기판 후면으로 헬륨 가스를 공급하는 것이 바람직하다.
상기 시드층을 형성하는 단계 및 층간절연막을 형성하는 단계는 인-시츄(in- situ)로 진행할 수 있다.
상기 기술적 과제를 달성하기 위하여, 본 발명에 따른 반도체 소자의 제조방법은, 반도체 기판 상에 비트라인 스택을 형성하는 단계; 상기 비트라인 스택 양 측면에 스페이서막을 형성하는 단계; 상기 비트라인 스택 위에 실리콘 함량이 높은 시드층을 형성하는 단계; 상기 시드층을 형성하면서 반도체 기판의 온도를 낮추기 위해 상기 반도체 기판의 후면에 헬륨 가스를 공급하는 단계; 및 상기 시드층 위에 상기 비트라인 스택을 매립하는 층간절연막을 형성하는 단계를 포함하는 것을 특징으로 한다.
상기 시드층을 형성하는 단계는, 상기 반도체 기판을 고밀도 플라즈마 챔버 내에 로딩하는 단계; 상기 고밀도 플라즈마 챔버 내에 실란(SiH4) 가스 및 산소(O2) 가스를 포함하는 소스 가스, 헬륨(He)을 포함하는 캐리어 가스를 공급하고, 상기 고밀도 플라즈마 챔버 내에 전원을 인가하여 플라즈마를 형성하는 단계; 및 상기 플라즈마 물질을 상기 반도체 기판 상에 흡착시키는 단계를 포함하는 것이 바람직하다.
상기 실란(SiH4) 가스와 산소(O2) 가스는, 1:1-1.1의 비율로 공급할 수 있다.
상기 시드층은 300Å의 두께를 넘지 않도록 형성하는 것이 바람직하다.
상기 시드층을 형성하는 단계 및 층간절연막을 형성하는 단계는 인-시츄(in-situ)로 진행하는 것이 바람직하다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세히 설명하고자 한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다. 도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다.
디램(DRAM)소자 상에 형성된 다양한 패턴들, 예컨대 도전막 패턴들을 매립하는 층간절연막을 증착하는 과정에서 많은 수소 이온 및 전하들이 발생하고, 도전막 패턴을 통해 게이트 산화막 내로 침투하여 축적된다. 수소 이온 및 전하들이 게이트 산화막 내에 침투 및 축적됨에 따라 문턱전압은 변화하고, 높은 바이어스가 게이트 산화막에 가해지면서, 크랙(crack)이 발생하여 소자의 신뢰성을 악화시키는 문제가 발생하였다.
이에 따라 수소 이온 및 전하들이 도전막 패턴으로 침투하는 것을 방지하기 위해 반도체 기판의 후면(backside)의 온도를 낮추는(cooling) 온도에서 층간절연막을 증착하는 방법이 제안되어 있다. 이 경우, 낮은 온도가 전하의 이동속도를 감소시킬 수 있어 GOI(Gate Oxide Integrity)를 어느 정도 향상시킬 수 있다. 그러나 낮은 온도에서 층간절연막을 증착하게 되면 갭필(gap-fill) 특성이 떨어지는 문제가 발생할 수 있다. 이와 같이 도전막 패턴을 매립하는 갭필 특성이 떨어지면 층간절연막 내에 보이드(void)와 같은 결함이 발생할 수 있다.
도 1은 층간절연막 내 발생된 보이드를 나타내보인 도면이다.
도 1을 참조하면, 수소 이온 및 전하들이 도전막 패턴(100)으로 침투하는 것을 방지하기 위해 반도체 기판의 후면(backside)을 냉각(cooling)시키는 낮은 온도에서 층간절연막(102)을 증착하는 경우 갭필 특성이 떨어지면서 층간절연막(102)이 완전하게 매립되지 않으면서 보이드(104)가 발생하게 된다. 이와 같이 층간절연막(102) 내에 보이드(104)가 발생하면 후속 랜딩플러그를 형성하는 과정에서 랜딩플러그 간에 연결되는 브릿지(landing plug bridge) 현상이 유발되어 수율에 악영향을 미칠 수 있다. 또한, 낮은 온도에서 층간절연막을 증착하는 경우 계속적으로 이루어지는 후속 공정의 플라즈마 공정에 의해 웨이퍼 또는 반도체 기판을 높은 전하 상태의 플라즈마에 계속 노출시켜야 하므로 게이트 산화막의 신뢰성에 문제를 가져올 수 있다.
이러한 보이드 결함을 방지하기 위해 층간절연막을 낮은 증착속도(low deposition rate)를 이용하여 증착하는 방법도 있지만, 이 경우 처리량(throughput) 및 장비 투자 문제가 있어 효율적인 해결책이 되지 못한다. 또한 향후 후속 소자의 게이트 산화막의 두께는 더욱 얇아지고 공정 단계는 더욱 증가함에 따라 이러한 문제는 더욱 심각해질 수 있다.
이에 따라 본 발명에서는 GOI 특성을 효과적으로 향상시킬 수 있는 방법을 제안하고자 한다.
본 발명의 실시예에서는 비트라인 스택을 예로 들어 설명하였으나 층간절연막을 형성할 수 있는 공정, 예를 들어, 게이트 스택에서도 본 발명에 의한 층간절연막 형성방법을 이용할 수 있는 것은 자명하다.
도 2 내지 도 6은 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위하여 나타내 보인 도면들이다.
도 2를 참조하면, 트렌치 소자분리막(202)에 의해 활성영역이 정의되는 반도체 기판(200) 위에 1차 층간절연막(204)을 형성한다. 여기서 1차 층간절연막(204) 상에는 비록 도면에 도시하지는 않았지만, 게이트 절연막을 포함하는 워드라인이 형성되어 있다. 1차 층간절연막(204)은 고밀도 플라즈마 산화막(HDP)을 포함하여 형성할 수 있다. 이때, 1차 층간절연막(204)은 반도체 기판(200)과 연결되는 컨택플러그(미도시함)을 포함할 수 있다.
다음에 1차 층간절연막(204) 위에 배리어금속막(206), 비트라인용 도전막(208) 및 하드마스크막(210)을 순차적으로 형성한다. 여기서 배리어금속막(206)은 티타늄/티타늄나이트라이드(Ti/TiN)막으로 형성할 수 있고, 비트라인용 도전막(208)은 텅스텐(W)막으로 형성할 수 있다. 이때 티타늄나이트라이드(TiN)막은 티타늄(Ti)막이 비트라인용 도전막(208), 예를 들어 텅스텐(W)막을 증착할 때 소스 물질과 반응하는 것을 방지하는 역할을 하거나, 또는 비트라인용 도전막(208)의 성장이 용이하게 이루어지도록 하는 접착층(glue layer) 역할을 한다.
그리고 하드마스크막(210)은 나이트라이드막으로 형성할 수 있다. 그러나 반드시 이에 한정되는 것은 아니며, 이와 유사한 다른 막으로 이루어질 수도 있다. 다음에 하드마스크막(210) 위에 감광막을 도포 및 패터닝하여 비트라인 스택 형성영역을 정의하는 감광막 패턴(212)을 형성한다.
도 3을 참조하면, 감광막 패턴(212)을 마스크로 한 식각공정을 실시하여 반 도체 기판(200) 및 1차 층간절연막(204) 상에 비트라인 스택(220)을 형성한다. 비트라인 스택(220)은 하드마스크막패턴(214), 비트라인용 도전막 패턴(216) 및 배리어금속막 패턴(218)이 적층된 구조를 포함하여 배치된다. 그리고 비트라인 스택(220) 및 1차 층간절연막(204) 위에 스페이서용 질화막(도시하지 않음)을 증착한다. 이어서 스페이서용 질화막을 식각하여 비트라인 스택(220)의 측벽에 비트라인 스페이서막(222)을 형성한다.
도 4를 참조하면, 반도체 기판(200)을 완화(relax)시키기 위해 반도체 기판(200)에 헬륨(He) 및 산소(O2) 가스분위기에서 프리히팅(preheating)을 수행한다.
구체적으로, 반도체 기판(200)을 고밀도 플라즈마(HDP; High Density Plasma) 챔버 내에 로딩시킨다. 다음에 고밀도 플라즈마 챔버 내에 산소(O2)가스를 소스 가스로 공급하고 헬륨(He)가스를 첨가 가스로 공급하면서 적절한 전압을 인가하여 40-60초 동안 프리히팅을 수행한다. 여기서 산소(O2)가스는 400-600sccm의 유량으로 공급하고, 헬륨(He)가스는 300-450sccm의 유량으로 공급한다. 또한 플라즈마를 발생시키기 위한 소스파워는 낮은 주파수(LF; low frequency)에서 2000-4000W로 인가한다. 이러한 프리히팅에 의해 반도체 기판(200)에 가해지는 스트레스에 대한 완화(relaxation)를 보다 증가시킬 수 있다. 이때, 웨이퍼 또는 반도체 기판 후면의 온도를 낮추기(cooling) 위해 헬륨을 공급할 수 있다.
도 5를 참조하면, 이온 및 전하가 비트라인용 도전막 패턴으로 침투하는 것을 방지하기 위해 비트라인 스택(220) 위에 시드층(seed layer, 224)을 형성한다.
구체적으로, 프리히팅이 진행된 비트라인 스택(220)이 배치되어 있는 고밀도 플라즈마 챔버 내에 실란(SiH4) 가스 및 산소(O2) 가스를 포함하는 소스 가스, 헬륨(He)을 포함하는 캐리어 가스를 공급한다. 다음에 고밀도 플라즈마 챔버 내에 전원을 인가하여 플라즈마를 형성하고, 바이어스 전원을 인가하여 비트라인 스택(220) 위에 시드층(224)을 형성한다. 여기서 시드층(224)은 실란(SiH4) 가스는 30-45sccm의 유량으로 공급하고, 산소(O2) 가스는 33-48sccm의 유량으로 공급하며, 헬륨(He)가스는 800-1000sccm의 유량으로 공급하여 형성할 수 있다. 다음에 낮은 주파수(LF; Low frequency)에서 2000-4000W의 전원을 인가하여 플라즈마를 형성하고, 높은 주파수(HF; High Frequency)에서 600-800W의 전원을 인가하여 플라즈마 상의 물질을 비트라인 스택(220) 상에 흡착시킨다. 여기서 본 발명에서는 바람직한 공정 실시예로써, 실란(SiH4) 가스는 35sccm의 유량으로 공급하고, 산소(O2) 가스는 38sccm의 유량으로 공급하며, 헬륨(He)가스는 900sccm의 유량으로 공급한다. 다음에 3000W의 낮은 주파수(LF)에서 플라즈마를 형성하는 다음에 700W의 높은 주파수(HF)에서 전원을 인가하여 플라즈마 상의 물질을 비트라인 스택(220) 상에 흡착하여 200-400Å의 두께의 시드층(224)을 형성하는 실시예로 나타내고자 한다.
이때, 플라즈마를 이용하는 공정을 진행하는 동안에 플라즈마에 의해 소자에 가해지는 손상을 방지하기 위하여 웨이퍼 또는 반도체 기판(200) 후면에 헬륨 가스를 공급하여 온도를 낮추는 후면 냉각(back-cooling)을 수행하는 것이 바람직하다.
한편, 층간절연막으로 고밀도 플라즈마 산화막 증착시, 실란(SiH4) 가스와 산소(O2) 가스의 비율은 통상적으로, 대략 1.38, 예를 들어 실란 가스를 35sccm의 유량으로 공급할 경우 산소 가스는 48sccm의 유량으로 공급하였다. 이에 대하여 본 발명의 실시예에서는 산소(O2) 가스를 대략 38sccm의 낮은 유량으로 공급하여 고밀도 플라즈마 산화막 내의 실리콘(Si) 함량이 높은(rich) 시드층(224)을 형성한다. 여기서 시드층(224)은 200-400Å의 두께를 갖도록 형성하는 것이 바람직하다. 시드층(224)이 너무 두꺼우면 도전막 패턴의 절연성이 열화되고, 실리콘(Si) 함량이 높은 고밀도 플라즈마 산화막의 높은 유전율로 인하여 기생 캐패시터의 충전량이 높아져 소자의 속도에 문제가 발생할 수 있다. 이에 따라 시드층(224)은 최소의 두께, 예를 들어 300Å의 두께를 넘지 않도록 형성하는 것이 바람직하다.
이와 같이, 실리콘 함유량이 높은 시드층(224)은 후속 비트라인 스택(220)을 매립하는 층간절연막을 형성시 높은 플라즈마를 이용하는 과정에서 발생하는 수소(H) 이온 및 전하 입자(charge particle)들이 게이트 산화막 쪽으로 이동하는 것을 시드층 내의 실리콘(Si)이 잡아두는(trap) 역할을 한다.
도 6을 참조하면, 비트라인 스택(220)을 매립하는 2차 층간절연막(226)을 형성한다.
구체적으로, 고밀도 플라즈마 챔버 내에 실란(SiH4) 가스 및 산소(O2) 가스를 추가로 공급하여 2500-3500Å의 두께의 고밀도 플라즈마 산화막을 형성한다. 여 기서 실란(SiH4) 가스는 40-60sccm의 유량으로 공급하고, 산소(O2) 가스는 60-75sccm의 유량으로 공급한다. 여기서 웨이퍼 또는 반도체 기판(200)의 후면(back side)은 냉각(cooling)을 실시하지 않고 고온의 상태로 유지하여 갭필 특성이 저하되는 현상을 방지한다. 이때, 종래의 경우, 고온의 플라즈마 공정에서 게이트 산화막이 열화되는 현상이 발생하였으나 본 발명에 따라 비트라인 스택(220)을 형성한 다음 비트라인 스택(220) 위에 시드층을 형성하면, 실리콘 함량이 높은 시드층(224)이 수소 이온 및 전하 입자의 배리어막 역할을 하기 때문에 종래보다 높은 온도의 고밀도 플라즈마 공정이 가능하여 갭필에 유리하고, 실란 가스의 공급량을 증가하여 이용할 수 있기 때문에 작업량(throughput)에도 유리하다.
다음에 고밀도 플라즈마 챔버 내에 실란(SiH4) 가스 및 산소(O2) 가스를 보다 더 공급하여 고밀도 플라즈마 산화막 위에 2000-2500Å의 두께의 2차 층간절연막을 형성한다. 여기서 실란(SiH4) 가스는 100-250sccm의 유량으로 공급하고, 산소(O2) 가스는 200-355sccm의 유량으로 공급한다. 다음에 헬륨(He)가스는 400-600sccm의 유량으로 공급한다. 다음에 낮은 주파수(LF; Low frequency)에서 3000-5000W의 전원을 인가하여 플라즈마를 형성하고, 높은 주파수(HF; High Frequency)에서 10000-20000W의 전원을 인가하여 플라즈마 상의 물질을 비트라인 스택(220) 상에 흡착하여 2차 층간절연막(226)을 형성한다.
여기서 상술한 프리히팅 과정 내지 2차 층간절연막을 형성하는 과정은 고밀도 플라즈마 챔버에서 인-시츄(in-situ)로 진행할 수 있다.
본 발명에 따른 반도체 소자의 제조방법은, 비트라인 스택 위에 실리콘 함량이 높은 시드층을 배리어막으로 형성한다. 이에 따라 시드층의 실리콘이 반도체 소자를 제조하는 과정에서 발생하는 수소 이온 및 전하 입자를 붙잡아두는 역할을 한다. 그럼으로써 게이트 산화막의 불량을 방지할 수 있고, 고온에서 층간절연막을 형성하는 것이 가능하다. 이에 따라 소자의 신뢰성을 향상시킬 수 있다.
지금까지 설명한 바와 같이, 본 발명에 따른 반도체 소자의 제조방법에 의하면, 도전막 패턴 상에 실리콘 함량이 높은 시드층을 형성하여 배리어막 역할을 함으로써 고밀도 플라즈마 공정시 발생하는 수소 이온 및 전하 입자가 도전막 패턴을 투과하여 게이트 산화막을 열화시키는 것을 방지할 수 있다. 이에 따라 고밀도 플라즈마 산화막으로 도전막 패턴을 매립시키는 공정을 고온에서 진행할 수 있고, 높은 실란 가스를 이용할 수 있기 때문에 산출에도 유리하다. 그리고 향후 소자의 게이트 산화막 신뢰성 향상에 효과적으로 이용할 수 있다.
Claims (14)
- 반도체 기판 상에 도전막 패턴을 형성하는 단계;상기 도전막 패턴 위에 실리콘 함량이 높은 시드층을 형성하는 단계; 및상기 시드층 위에 상기 도전막 패턴을 매립하는 층간절연막을 형성하는 단계를 포함하는 반도체 소자의 제조방법.
- 제1항에 있어서, 상기 시드층을 형성하는 단계는,상기 반도체 기판을 고밀도 플라즈마 챔버 내에 로딩하는 단계;상기 고밀도 플라즈마 챔버 내에 실란(SiH4) 가스 및 산소(O2) 가스를 포함하는 소스 가스, 헬륨(He)을 포함하는 캐리어 가스를 공급하고, 상기 고밀도 플라즈마 챔버 내에 전원을 인가하여 플라즈마를 형성하는 단계; 및상기 플라즈마 물질을 상기 반도체 기판 상에 흡착시키는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제2항에 있어서,상기 실란(SiH4) 가스와 산소(O2) 가스는, 1:1-1.1의 비율로 공급하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제2항에 있어서, 상기 플라즈마를 형성하는 단계는,상기 실란(SiH4) 가스는 30-40sccm의 유량으로 공급하고, 산소(O2) 가스는 30-45sccm의 유량으로 공급하고, 헬륨(He)은 800-1000sccm의 유량으로 공급하며, 낮은 주파수에서 2000-4000W의 파워를 인가한 다음 높은 주파수에서 600-800W의 파워를 인가하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제1항에 있어서,상기 시드층은 300Å의 두께를 넘지 않도록 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제1항에 있어서,상기 시드층을 형성하는 단계는, 상기 반도체 기판 후면으로 헬륨 가스를 공급하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제1항에 있어서,상기 시드층을 형성하는 단계 및 층간절연막을 형성하는 단계는 인-시츄(in-situ)로 진행하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 반도체 기판 상에 비트라인 스택을 형성하는 단계;상기 비트라인 스택 양 측면에 스페이서막을 형성하는 단계;상기 비트라인 스택 위에 실리콘 함량이 높은 시드층을 형성하는 단계;상기 시드층을 형성하면서 상기 반도체 기판의 후면에 헬륨 가스를 공급하는 단계; 및상기 시드층 위에 상기 비트라인 스택을 매립하는 층간절연막을 형성하는 단계를 포함하는 반도체 소자의 제조방법.
- 제8항에 있어서, 상기 시드층을 형성하는 단계는,상기 반도체 기판을 고밀도 플라즈마 챔버 내에 로딩하는 단계;상기 고밀도 플라즈마 챔버 내에 실란(SiH4) 가스 및 산소(O2) 가스를 포함하는 소스 가스, 헬륨(He)을 포함하는 캐리어 가스를 공급하고, 상기 고밀도 플라즈마 챔버 내에 전원을 인가하여 플라즈마를 형성하는 단계; 및상기 플라즈마 물질을 상기 반도체 기판 상에 흡착시키는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제9항에 있어서,상기 실란(SiH4) 가스와 산소(O2) 가스는, 1:1-1.1의 비율로 공급하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제9항에 있어서,상기 시드층은 300Å의 두께를 넘지 않도록 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제9항에 있어서,상기 시드층을 형성하는 단계 및 층간절연막을 형성하는 단계는 인-시츄(in-situ)로 진행하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 반도체 기판;상기 반도체 기판 위에 형성된 1차 층간절연막;상기 층간절연막 위에 형성된 비트라인 스택;상기 비트라인 스택 위에 형성된 실리콘 함량이 높은 시드층; 및상기 시드층 및 비트라인 스택을 매립하는 2차 층간절연막을 포함하는 것을 특징으로 하는 반도체 소자.
- 제13항에 있어서,상기 시드층은, 300Å의 두께를 넘지 않는 것을 특징으로 하는 반도체 소자.
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