KR20090083217A - 반도체소자의 비트라인 형성방법 - Google Patents
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Abstract
기판 상에 상기 기판을 선택적으로 노출시키는 층간절연막을 형성하고, 층간절연막 상에 도전막을 형성한다. 도전막 상에 제1 하드마스크막 및 제2 하드마스크막, 및 제3 하드마스크막을 포함하는 다층 하드마스크막을 형성한 후, 다층 하드마스크막 및 도전막을 패터닝한다. 패터닝된 다층 하드마스크막 및 도전막을 절연시키는 층간절연막을 형성하는 반도체소자의 비트라인 형성방법을 제시한다.
비트라인, 하드마스크막, 식각정지막, 버퍼산화막, SOD막
Description
본 발명은 반도체소자의 형성방법에 관한 것으로, 보다 구체적으로 반도체소자의 비트라인 형성방법에 관한 것이다.
반도체소자가 고집적화됨에 따라, 소자에서 요구되는 패턴의 크기가 점점 축소되고 있다. 이에 따라, 50nm 급 개발 소자의 경우, 비트라인의 선폭(CD;Critical Dimension)이 점점 축소되면서, 스토리지 노드 콘택(SNC;Storage Node Contact) 마진(margin)이 급속도로 작아지고 있다.
예컨대, 비트라인의 크기가 감소되면서, 비트라인을 갭필(gap fill)하기 위한 공정 마진이 더욱 감소하여 고밀도 플라즈마 (HDP;High Density Plasma) 산화막 공정 과정에서 한계가 나타나고 있다. 즉, HDP 산화막 증착 시 발생하는 플라즈마에 의해 비트라인 좌우에서 차지(charge)되는 양의 차이에 의해 한쪽 부분으로 인력이 불균일하게 작용하면서 비트라인이 구부러지는 벤딩(bending) 현상이 발생하고 있다.
따라서, SOD 케미컬(Chmical)을 이용하여 비트라인을 갭필하기 위한 방법이 시도되고 있다. SOD막은 박막 조직이 성글고 유동성이 좋아 스페이스(space) 간격이 좁은 내부를 보이드(void)와 같은 매립불량 없이 채울 수 있다. 따라서, SOD막을 형성한 후, SOD막을 경화시키기 위해 고온에서 열처리함으로써, 비트라인을 절연시키기 위한 층간절연막으로 이용될 수 있다.
그런데, SOD막을 층간절연막으로 이용하는 경우, 후속 실린더 구조의 캐패시터를 형성하기 위한 캐패시터 식각공정에서 미스 얼라인이 유발되는 경우, 비트라인의 하드마스크막이 손상(attack)을 받아 스토리지노드 SAC(self Align Contact) 페일(fail)을 유발시키게 된다.
따라서, SOD막을 비트라인을 절연시키기 위한 층간절연막으로 이용하는 경우에, 후속 캐패시터 형성 시 미스 얼라인(mis align)이 발생하더라도 비트라인 하드마스크막이 손상되는 것을 방지하기 위해 버퍼산화막을 추가로 형성해야 한다.
이러한 버퍼산화막은 증착 공정, 세정 공정 등의 공정 스텝(step) 증가로 이어져 비용 및 공정 시간이 증가할 뿐만 아니라 추가 공정에 따른 여러 가지 문제점이 유발되고 있다.
본 발명에 따른 반도체소자의 비트라인 형성방법은, 기판 상에 상기 기판을 선택적으로 노출시키는 층간절연막을 형성하는 단계; 상기 층간절연막 상에 도전막을 형성하는 단계; 상기 도전막 상에 제1 하드마스크막 및 제2 하드마스크막, 및 제3 하드마스크막을 포함하는 다층 하드마스크막을 형성하는 단계; 상기 다층 하드마스크막 및 도전막을 패터닝하는 단계; 및 상기 패터닝된 다층 하드마스크막 및 도전막을 절연시키는 층간절연막을 형성하는 단계를 포함한다.
상기 도전막은 텅스텐막을 화학기상증착방법을 수행하여 형성하는 것이 바람직하다.
상기 다층 하드마스크막을 형성하는 단계는, 반응 챔버 내에서 인시튜(in situ)로 형성하는 것이 바람직하다.
상기 제1 하드마스크막 및 제3 하드마스크막은 질화막으로 형성하고, 제2 하드마스크막은 산화막으로 형성하는 것이 바람직하다.
상기 제1 하드마스크막은 500 내지 600 ℃의 증착 온도 및 5.0 내지 5.5 토르의 증착 압력에서 2000 내지 2200Å의 두께로 형성하는 것이 바람직하다.
상기 제2 하드마스크막은, 400 내지 600 ℃의 증착 온도 및 2.5 내지 3.0 토르의 증착 압력에서 400 내지 600Å의 두께로 형성하는 것이 바람직하다.
상기 제3 하드마스크막은 500 내지 600 ℃의 증착 온도 및 5.0 내지 5.5 토르의 증착 압력에서 300 내지 500 Å의 두께로 형성하는 것이 바람직하다.
상기 제1 하드마스크막은 70 내지 90sccm의 실란(SiH4) 가스, 60 내지 80sccm의 암모니아(NH3) 가스, 및 8800 내지 9100 sccm 의 질소(N2) 가스를 공급한 후, 반응 챔버에 570 내지 590W의 고주파(HF) 전력을 인가하여 형성하는 것이 바람직하다.
상기 제2 하드마스크막은 반응 챔버 내부로 265 내지 285sccm의 실란(SiH4) 가스, 4900내지 5100sccm의 이산화질소(N2O) 가스를 공급한 후, 반응 챔버에 570 내지 590W의 고주파(HF) 전력을 인가하여 형성하는 것이 바람직하다.
상기 제3 하드마스크막은 상기 70 내지 90sccm의 실란(SiH4) 가스, 60 내지 80sccm의 암모니아(NH3) 가스, 및 8800 내지 9100 sccm 의 질소(N2) 가스를 공급한 후, 반응 챔버에 570 내지 590W의 고주파(HF) 전력을 인가하여 형성하는 것이 바람직하다.
상기 층간절연막은 SOD막으로 형성하는 것이 바람직하다.
상기 층간절연막을 형성하는 단계 이후에, 상기 층간절연막을 선택적으로 식각하여 상기 기판을 노출시키는 콘택홀을 형성하는 단계; 상기 콘택홀을 매립하는 콘택용물질막을 형성하는 단계; 및 상기 콘택용물질막을 상기 제3 하드마스크막을 식각종료점으로 평탄화하여 상기 기판과 접속되는 연결콘택을 형성하는 단계를 더 포함할 수 있다.
(실시예)
도 1을 참조하면, 소정의 하부 구조가 형성된 반도체기판(100) 상에 제1 층간절연막(110)을 형성한다. 여기서, 도면에는 상세하게 나타내지 않았지만, 제1 층간절연막(110)을 형성하기 이전에, 반도체기판(100)에는 STI(Shallow Trench Isolation) 공정으로 수행된 소자분리막에 의해 활성영역이 설정되고, 반도체기판의 활성영역에 불순물 영역 및 게이트전극을 포함하는 트랜지스터가 형성된다.
제1 층간절연막(110)은 고밀도플라즈마산화막(HDP;High Density Plasma) 산화막 또는 SOD(Spin On Dielectrics)막으로 형성할 수 있다. 제1 층간절연막(110)을 형성한 이후에, 제1 층간절연막(110)의 단차를 제거하기 위한 평탄화 예컨대, 화학기계연마(CMP;Chemical Mechanical Polishing) 공정을 수행할 수 있다.
제1 층간절연막(110)을 선택적으로 식각하여 반도체기판(100)을 선택적으로 노출시키는 비트라인 콘택홀(111)을 형성한다.
구체적으로, 제1 층간절연막(110) 상에 비트라인콘택홀을 형성하기 위한 식각마스크(도시되지 않음)를 포토리소그라피(photolithography) 공정을 이용하여 형성한 후, 식각마스크에 의해 노출된 제1 층간절연막(110)을 식각하여 비트라인 콘택홀(111)을 형성한다. 비트라인 콘택홀(111)에 의해 노출된 영역은, 반도체기판(100)의 불순물 영역 또는, 반도체기판(100)의 불순물영역과 전기적으로 접속되는 콘택플러그일 수 있다.
도 2를 참조하면, 비트라인콘택홀(111)이 형성된 제1 층간절연막(110) 상에 비트라인층(120)을 형성한다.
비트라인층(120)은 텅스텐(W)막을 화학 기상 증착(CVD;Chemical Vapor Deposition)방법을 이용하여 형성할 수 있다. 이때, 텅스텐막을 위한 소스가스로서, 실란(SiH4), 수소(H2), 및 육불화텅스텐(WF6) 가스를 이용할 수 있다.
한편, 비트라인층(120)을 형성하기 이전에, 접착층(121)을 형성한다. 접착층(121)은 티타늄(Ti)막 및 티타뉼질화(TiN)막을 포함하여 형성할 수 있다. 티타늄막은 비트라인콘택홀(111)에 의해 노출된 반도체기판(100) 표면 또는 콘택플러그 표면과의 접촉력을 향상시키는 역할을 한다. 티타늄질화막은 티타늄막의 티타늄(Ti)과 비트라인층(120) 예컨대, 텅스텐막 형성 시 사용되는 불소(F) 가스의 반응을 방지하는 배리어층 역할을 한다.
도 3을 참조하면, 비트라인층(120) 상에 제1 질화막(131), 산화막(132) 및 제2 질화막(133)을 포함하는 다층 하드마스크막(130)을 형성한다. 이때, 다층 하드마스크막(130)은 반응 챔버 내에서 인시튜(in situ)로 제1 질화막(131)을 형성하고, 산화막(132)을 형성한 후, 제2 질화막(133)을 형성한다. 제1 질화막(131)은 2000 내지 2200Å의 두께로 형성하고, 산화막(132)은 400 내지 600Å의 두께로 형성하며, 제2 질화막(133)은 300 내지 500Å의 두께로 형성할 수 있다.
구체적으로, 비트라인층(120)이 형성된 반도체기판(100)을 반응 챔버 내부로 로딩(loading)시킨다. 반응 챔버 내부로 70 내지 90sccm의 실란(SiH4) 가스, 60 내지 80sccm의 암모니아(NH3) 가스를 공급한 후, 반응 챔버에 570 내지 590W의 고주파(HF) 전력을 인가하여 제1 질화막(131)을 형성하고, 8800 내지 9100 sccm 의 질 소(N2) 가스를 공급하여 퍼지(perge)시킨다. 이때, 제1 질화막(131)은 500 내지 600 ℃의 증착 온도 및 5.0 내지 5.5 토르의 증착 압력에서 형성할 수 있다.
계속해서, 반응 챔버 내부로 265 내지 285sccm의 실란(SiH4) 가스, 4900내지 5100sccm의 이산화질소(N2O) 가스를 공급한 후, 반응 챔버에 570 내지 590W의 고주파(HF) 전력을 인가하여 산화막(132)을 형성한다. 이때, 산화막은 500 내지 600 ℃의 증착 온도 및 2.5 내지 3.0 토르의 증착 압력에서 형성할 수 있다.
산화막(132)은 상술한 레시피(recipe)를 이용하여 형성함으로써, 하드(hard)한 산화막이 형성되어 후속 스토리지노드콘택 플러그 식각 공정에서 미스 얼라인(mis align)이 유발되더라도 비트라인이 손상(attack)되는 것을 방지할 수 있다. 또한, 다층 하드마스크막에 포함된 산화막은 후속 캐패시터 식각정지 질화막(etch stop nitride layer) 하부에 형성되는 버퍼산화막(buffer Oxide layer)과 동일한 효과를 얻을 수 있다. 따라서, 버퍼산화막 형성 공정을 생략할 수 있다.
계속해서, 반응 챔버 내부로 70 내지 90sccm의 실란(SiH4) 가스, 60 내지 80sccm의 암모니아(NH3) 가스를 공급한 후, 반응 챔버에 570 내지 590W의 고주파(HF) 전력을 인가하여 제2 질화막(133)을 형성하고, 8800 내지 9100 sccm 의 질소(N2) 가스를 공급하여 퍼지시킨다. 제2 질화막(133)은 후속 스토리지노드콘택(SNC;Storage Node Contact) 노드분리 시 식각정지막(etch stop layer) 역할을 한다.
한편, 상술한 바와 같은 레시피를 이용하여 반응 챔버 내에서 인시튜로 제1 질화막과 산화막을 형성하게 되면, 도 7에 제시된 바와 같이, 제1 질화막(131)과 산화막(132)이 뚜렷하게 경계를 이루면서 형성되는 것을 알 수 있다.
도 4를 참조하면, 다층 하드마스크막 비트라인층, 접착층을 패터닝하여 비트라인콘택을 형성함과 동시에 비트라인(120a)을 형성한다. 이때, 제2 질화막 패턴(133a), 산화막 패턴(132a) 및, 제1 질화막 패턴(131a)을 포함하는 다층 하드마스크막 패턴(130a)과 접착층 패턴(121a)도 함께 형성된다.
다층 하드마스크막 패턴(130a)을 포함하는 비트라인(120a)이 형성된 제1 층간절연막(110) 상에 제2 층간절연막(140)을 형성한다.
제2 층간절연막(140)은 SOD(Spin On Dielectric)막으로 형성한다. SOD막은 silicate, siloxane, methyl silsequioxane(MSQ), hydrogen silsequioxane(HSQ), MQS + HSQ, perhydropolysilazane((SiH2NH)n), polysilazane 등의 케미컬(chemical)이 용매로 용해되어 유동성을 갖는 절연물질을 스핀 코팅(spin coating) 방식으로 형성할 수 있다.
SOD막을 형성한 이후에, SOD막을 경화시키기 위한 열처리(annealing) 공정을 수행할 수 있다. SOD막은 박막 조직이 성글고 유동성이 좋아 스페이스(space) 간격이 좁은 내부를 보이드(void)와 같은 매립불량 없이 채울 수 있다. 따라서, SOD막을 형성한 후, 고온에서 열처리함으로써, 비트라인을 절연시키기 위한 층간절연막으로 이용될 수 있다.
한편, SOD막을 비트라인을 절연시키기 위한 층간절연막으로 이용하는 경우에, 후속 캐패시터 형성 시 미스 얼라인(mis align)이 발생하더라도 비트라인 하드마스크막이 손상되는 것을 방지하기 위해 버퍼산화막을 추가로 형성하는 방법이 제안되었다. 그러나, 버퍼산화막의 형성은 공정 스텝(step) 증가로 이어져 비용 및 공정 시간이 증가할 뿐만아니라 추가 공정에 따른 이물질 등과 같은 문제점이 유발되고 있다.
도 5를 참조하면, 제2 층간절연막(140) 및 제1 층간절연막(110)을 선택적으로 식각하여 반도체기판(100)을 선택적으로 노출시키는 스토리지노드콘택홀(141)을 형성한 후, 스토리지 노드콘택홀(141)을 매립하는 콘택용물질막(150)을 형성한다. 콘택용물질막(150)은 폴리실리콘(polysilicon)을 포함하는 도전막으로 형성할 수 있다.
도 6을 참조하면, 콘택용물질막을 분리시키는 평탄화공정 예컨대, 화학기계연마(CMP;Chemical Mechanical Polishing) 공정을 수행하여 스토리지노드콘택(151)을 형성한다. 이때, 화학기계 연마 시 다층 하드마스크막 패턴(130a)의 제2 절연막 패턴(133a)을 식각 정지막(etch stop layer)으로 이용하여 수행할 수 있다.
스토리지노드콘택(151)은 후속 형성되는 캐패시터 하부전극과, 반도체기판(100) 상에 형성된 불순물 영역을 전기적으로 접속시키는 역할을 한다.
이후에, 도면에는 상세하게 나타나지 않았지만, 후속 캐패시터를 형성하기 위해 캐패시터 식각 정지질화막 및 캐패시터 희생산화막을 형성한 후, 캐패시터 희생산화막을 선택적으로 식각하여 스토리지노드콘택을 노출시킨다. 이때, 캐패시터 희생산화막 식각 시 옥사이드 식각 레시피(oxide etch recipe)를 적용하여 캐패시터 희생산화막에 대한 식각을 수행하다 캐패시터 식각정지질화막이 노출되면 식각률이 감소하게 된다. 이때, 미스 얼라인이 발생하더라도 캐패시터 식각정지질화막 또는 다층 하드마스크막의 제2 질화막에 의해 하부의 제1 층간절연막이 손상되는 것을 방지할 수 있다. 이어서, 나이트라이드 식각 레시피(nitride etch recipe)를 이용하여 캐패시터 식각정지질화막에 대한 식각을 수행한다. 이때, 미스 얼라인이 발생하더라도 다층 하드마스크막의 산화막을 만나게 되면, 급속도로 식각률이 감소하여 비트라인이 손상되는 것을 방지하여 SAC 페일(fail)을 억제시킬 수 있다.
본 발명에 따르면, 비트라인 하드마스크막을 제1 질화막, 산화막 및 제2 질화막을 포함하는 다층 하드마스크막으로 형성하여, 후속 캐패시터를 형성하기 위한 버퍼산화막의 형성 공정을 생략하여 SOD막을 비트라인 층간절연막으로 적용하는 공정을 단순화시킬 수 있다.
이상 본 발명의 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능함이 당연하다.
도 1 내지 도 7은 본 발명에 따른 반도체소자의 비트라인 형성방법을 설명하기 위해 나타내 보인 도면들이다.
Claims (12)
- 기판 상에 상기 기판을 선택적으로 노출시키는 층간절연막을 형성하는 단계;상기 층간절연막 상에 도전막을 형성하는 단계;상기 도전막 상에 제1 하드마스크막 및 제2 하드마스크막, 및 제3 하드마스크막을 포함하는 다층 하드마스크막을 형성하는 단계;상기 다층 하드마스크막 및 도전막을 패터닝하는 단계; 및상기 패터닝된 다층 하드마스크막 및 도전막을 절연시키는 층간절연막을 형성하는 단계를 포함하는 반도체소자의 비트라인 형성방법.
- 제1항에 있어서,상기 도전막은 텅스텐막을 화학기상증착방법을 수행하여 형성하는 반도체소자의 비트라인 형성방법.
- 제1항에 있어서,상기 다층 하드마스크막을 형성하는 단계는, 반응 챔버 내에서 인시튜(in situ)로 형성하는 반도체소자의 비트라인 형성방법.
- 제1항에 있어서,상기 제1 하드마스크막 및 제3 하드마스크막은 질화막으로 형성하고, 제2 하 드마스크막은 산화막으로 형성하는 반도체소자의 비트라인 형성방법.
- 제1항에 있어서,상기 제1 하드마스크막은 500 내지 600 ℃의 증착 온도 및 5.0 내지 5.5 토르의 증착 압력에서 2000 내지 2200Å의 두께로 형성하는 반도체소자의 비트라인 형성방법.
- 제1항에 있어서,상기 제2 하드마스크막은, 400 내지 600 ℃의 증착 온도 및 2.5 내지 3.0 토르의 증착 압력에서 400 내지 600Å의 두께로 형성하는 반도체소자의 비트라인 형성방법.
- 제1항에 있어서,상기 제3 하드마스크막은 500 내지 600 ℃의 증착 온도 및 5.0 내지 5.5 토르의 증착 압력에서 300 내지 500 Å의 두께로 형성하는 반도체소자의 비트라인 형성방법.
- 제1항에 있어서,상기 제1 하드마스크막은 70 내지 90sccm의 실란(SiH4) 가스, 60 내지 80sccm의 암모니아(NH3) 가스, 및 8800 내지 9100 sccm 의 질소(N2) 가스를 공급한 후, 반응 챔버에 570 내지 590W의 고주파(HF) 전력을 인가하여 형성하는 반도체소자의 비트라인 형성방법.
- 제1항에 있어서,상기 제2 하드마스크막은 반응 챔버 내부로 265 내지 285sccm의 실란(SiH4) 가스, 4900내지 5100sccm의 이산화질소(N2O) 가스를 공급한 후, 반응 챔버에 570 내지 590W의 고주파(HF) 전력을 인가하여 형성하는 반도체소자의 비트라인 형성방법.
- 제1항에 있어서,상기 제3 하드마스크막은 상기 70 내지 90sccm의 실란(SiH4) 가스, 60 내지 80sccm의 암모니아(NH3) 가스, 및 8800 내지 9100 sccm 의 질소(N2) 가스를 공급한 후, 반응 챔버에 570 내지 590W의 고주파(HF) 전력을 인가하여 형성하는 반도체소자의 비트라인 형성방법.
- 제1항에 있어서,상기 층간절연막은 SOD막으로 형성하는 반도체소자의 비트라인 형성방법.
- 제1항에 있어서,상기 층간절연막을 형성하는 단계 이후에,상기 층간절연막을 선택적으로 식각하여 상기 기판을 노출시키는 콘택홀을 형성하는 단계;상기 콘택홀을 매립하는 콘택용물질막을 형성하는 단계; 및상기 콘택용물질막을 상기 제3 하드마스크막을 식각종료점으로 평탄화하여 상기 기판과 접속되는 연결콘택을 형성하는 단계를 더 포함하는 반도체소자의 비트라인 형성방법.
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| CN107785242A (zh) * | 2016-08-31 | 2018-03-09 | 中芯国际集成电路制造(上海)有限公司 | 三重图形化的方法 |
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