CN107785242A - 三重图形化的方法 - Google Patents

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Abstract

一种三重图形化的方法，包括：提供基底，基底表面形成有掩模层；提供目标图形，定义出基底上待图形化的区域，目标图形包括沿第一方向延伸的第一边界和第二边界、以及沿第二方向延伸的第三边界和第四边界；对掩模层进行第一图形化处理，去除第一部分掩模层，第一部分掩模层与第一边界间隔第一预设距离；对掩模层进行第二图形化处理，去除第二部分掩模层，第二部分掩模层与第二边界间隔第二预设距离；对掩模层进行第三图形化处理，去除第三部分掩模层，第三部分掩模层位于目标图形之外且与第三边界和第四边界相邻；以剩余的掩模层为掩模刻蚀基底，形成图形化区域。本发明实施例的三重图形化方法增大基底上的图形密度、减小图形间距。

Description

三重图形化的方法
技术领域
本发明涉及半导体制造领域中的图形化方法，尤其涉及一种三重图形化的方法。
背景技术
在半导体制造工艺中，光刻(photolithography)是常用的一种图形化方法。然而光刻工艺会限制所形成的图形的最小节距(pitch)，因而也限制了集成电路向更小尺寸、更高密度方向的发展。
双重图形化(Double Patterning Technology，DPT)是一种能够使光刻工艺克服光刻分辨率极限的方法。双重图形化主要包含两种传统的方法：微影-刻蚀-微影-刻蚀(Litho-Etch-Litho-Etch，LELE)和自对准双重图形化(Self-aligned DoublePatterning,SADP)。其中LELE方法按图案类型又可以分为两种：刻蚀沟槽(trench)/通孔(via)形状和线(line)/间隔(space)形状，而对于后者刻蚀line/space形状的双重图形化制造工艺通常过于复杂。
SADP方法因其工艺简单而被广泛应用，也能够在一定程度上增大半导体衬底上的图形密度、以及减小相邻图形的间距，但采用自对准双重图形化方法形成的图形尺寸仍然受到工艺限制，对于更为复杂的技术需求仍然面临增大图形密度的问题。
因此，需要一种能够进一步提高图形密度的方法。
发明内容
本发明解决的技术问题是提供一种三重图形化的方法，以进一步提高半导体衬底上的图形密度、缩小相邻图形的间距。
为解决上述技术问题，本发明实施例提供一种三重图形化的方法，包括：提供基底，所述基底表面形成有掩模层；提供目标图形，所述目标图形用于定义所述基底上待图形化的区域，所述目标图形包括：沿第一方向延伸的第一边界和第二边界、以及沿第二方向延伸的第三边界和第四边界，其中所述 第一方向垂直于所述第二方向；对所述掩模层进行第一图形化处理，去除第一部分掩模层，所述第一部分掩模层位于所述目标图形之外所述第一边界的一侧，且与所述第一边界间隔第一预设距离；对所述掩模层进行第二图形化处理，去除第二部分掩模层，所述第二部分掩模层位于所述目标图形之外所述第二边界的一侧，且与所述第二边界间隔第二预设距离；对所述掩模层进行第三图形化处理，去除第三部分掩模层，所述第三部分掩模层位于所述目标图形之外且与所述第三边界和第四边界相邻；以去除所述第一部分掩模层、第二部分掩模层和第三部分掩模层后剩余的掩模层为掩模刻蚀所述基底，在所述基底内形成与所述目标图形对应的图形化的区域。
可选地，所述第一部分掩模层沿所述第一方向的尺寸大于所述目标图形沿所述第一方向的尺寸。
可选地，所述第一部分掩模层具有沿所述第一方向延伸的第五边界，所述第五边界介于所述目标图形和所述第一部分掩模层之间，且所述第五边界与所述第一边界间隔所述第一预设距离。
可选地，所述第五边界的两端分别比所述第一边界的两端长35nm至50nm。
可选地，所述第五边界的两端分别比所述第一边界的两端长45nm。
可选地，所述第二部分掩模层沿所述第一方向的尺寸大于所述目标图形沿所述第一方向的尺寸。
可选地，所述第二部分掩模层具有沿所述第一方向延伸的第六边界，所述第六边界介于所述目标图形和所述第二部分掩模层之间，且所述第六边界与所述第二边界间隔所述第二预设距离。
可选地，所述第六边界的两端分别比所述第二边界的两端长35nm至50nm。
可选地，所述第六边界的两端分别比所述第二边界的两端长45nm。
可选地，所述基底包括沿所述第二方向呈周期性排列的若干器件单元，每个器件单元包括沿所述第一方向延伸的鳍部以及与所述鳍部相邻的间隔区， 所述第一边界和第二边界介于所述鳍部与间隔区之间，所述间隔区沿所述第二方向的尺寸为L，所述第一预设距离和所述第二预设距离均为L/2。
可选地，所述鳍部与间隔区沿所述第二方向的尺寸之和为一个节距，所述第一部分掩模层沿所述第二方向的尺寸范围为1个节距至3个节距。
可选地，所述第一部分掩模层沿所述第二方向的尺寸为1个节距。
可选地，所述鳍部与间隔区沿所述第二方向的尺寸之和为一个节距，所述第二部分掩模层沿所述第二方向的尺寸范围为1个节距至3个节距。
可选地，所述第二部分掩模层沿所述第二方向的尺寸为1个节距。
可选地，所述掩模层的形成工艺为原子层沉积工艺或化学气相沉积工艺。
可选地，对所述掩模层进行第一图形化处理，去除第一部分掩模层的方法包括：采用第一掩模版对所述掩模层进行光刻和刻蚀，所述第一掩模版具有暴露出所述第一部分掩模层的图案。
可选地，对所述掩模层进行第二图形化处理，去除第二部分掩模层的方法包括：采用第二掩模版对所述掩模层进行光刻和刻蚀，所述第二掩模版具有暴露出所述第二部分掩模层的图案。
可选地，对所述掩模层进行第三图形化处理，去除第三部分掩模层的方法包括：采用第三掩模版对所述掩模层进行光刻和刻蚀，所述第三掩模版具有暴露出所述第三部分掩模层的图案。
可选地，所述目标图形的形状为矩形、或者多边形，所述多边形能够被分割成若干矩形。
可选地，所述矩形的两条相邻的边分别与所述第一方向和第二方向平行。
与现有技术相比，本发明实施例的技术方案具有以下有益效果：
本发明实施例的三重图形化的方法，通过对所述掩模层分别进行第一图形化处理、第二图形化处理、和第三图形化处理的三个图形化处理步骤在所述基底内形成与目标图形对应的图形化的区域，其中所述目标图形沿第一方向的两个边界分别由所述第一图形化处理和第二图形化处理两个步骤来定义，能够克服采用一个图形化处理步骤定义所述第一边界和第二边界时受限于一 张掩模版上光刻分辨率极限的问题，从而能够进一步增大基底上的图形密度、减小图形间距。
进一步地，由于所述第一部分掩模层和第二部分掩模层在所述第一方向上的尺寸均大于所述目标图形的尺寸，所述第五边界与第一边界之间、以及所述第六边界与第二边界之间均设置有预设距离，使得光刻工艺中形成的拐角均位于所述目标图形之外，从而避免了光刻过程中的圆角化(corner rounding)现象影响到所述目标图形的实际尺寸以及后续形成器件的性能。
附图说明
图1是一种双重图形化的方法的中间步骤的结构示意图；
图2是本发明一个实施例的三重图形化的方法的流程示意图；
图3至图8是本发明一个实施例的三重图形化的方法的中间步骤的结构示意图。
具体实施方式
参考图1，是一种双重图形化的方法的中间步骤的结构示意图。
提供基底，所述基底表面形成有掩模层100。
提供目标图形，包括目标图形101、102、103和104，所述目标图形用于定义出所述基底上待图形化的区域。这里以目标图形101为例对所述双重图形化的方法进行说明。先利用第一张掩模版对所述掩模层100进行图形化处理，去除第一部分掩模层111，以定义所述目标图形101沿x方向的第一边界1011和第二边界1012，再利用第二张掩模版对所述掩模层100进行图形化处理，去除第二部分掩模层112，以定义所述目标图形101沿y方向的第三边界1013和第四边界1014。
采用上述双重图形化方法形成的图形尺寸仍然受到光刻工艺限制，例如图中位于所述目标图形102两侧的两个第一部分掩模层111沿y方向的尺寸λ1和λ2分别为2个节距(pitch)和1个节距，而无法实现所述两个第一部分掩模层111沿y方向的尺寸均为1个节距，这使所述目标图形102和目标图形103之间的间距受到限制而无法进一步缩小。
而三重图形化技术(Triple Patterning Technology，TPT)相比于双重图形化技术能得到更小的特征尺寸和更大的图形密度，其应用范围也越来越广泛。
本发明实施例提供一种三重图形化的方法，下面结合附图对本发明的实施例加以详细的说明。
图2是本发明一个实施例的三重图形化的方法的流程示意图。
图3至图8是本发明一个实施例的三重图形化的方法的中间步骤的结构示意图。
参考图2，结合参考图3，图3是本发明一个实施例的三重图形化方法中的基底的俯视图。
执行步骤S11，提供基底，所述基底表面形成有掩模层200。
执行步骤S13，提供目标图形201，所述目标图形201用于定义出所述基底上待图形化的区域。其中，所述目标图形201包括：沿第一方向(x方向)延伸的第一边界2011(线段AB和线段CD)和第二边界2012(线段EF)、沿第二方向(y方向)延伸的第三边界2013(线段AE)和第四边界2014(线段DF)，其中所述x方向与所述y方向为所述基底表面两个正交的方向。在一些实施例中，所述基底包括沿y方向呈周期性排列的若干器件单元210，每个器件单元210包括沿x方向延伸的鳍部2101以及与所述鳍部2101相邻的间隔区2102。
在一些实施例中，所述目标图形201的形状可以为矩形或者多边形，当所述目标图形201的形状为多边形时，所述多边形能够被分割成若干矩形。所述矩形的两条相邻的边分别与所述x方向和y方向平行。
所述基底表面还形成有掩模层200。在一些实施例中，所述掩模层200的形成工艺为原子层沉积工艺或化学气相沉积工艺。
结合参考图4，执行步骤S15，对所述掩模层200进行第一图形化处理，去除第一部分掩模层211，所述第一部分掩模层211位于所述目标图形201之外所述第一边界2011的一侧，且与所述第一边界2011间隔第一预设距离。
在一些实施例中，对所述掩模层200进行第一图形化处理，去除第一部 分掩模层211的方法包括：采用第一掩模版对所述掩模层200进行光刻和刻蚀，所述第一掩模版具有暴露出所述第一部分掩模层211的图案。
具体地，采用第一掩模版在所述掩模层200上形成图形化的光刻胶层，所述图形化的光刻胶层暴露出所述第一部分掩模层211，以所述图形化的光刻胶层为掩模刻蚀所述掩模层200，去除所述第一部分掩模层211。
在一些实施例中，所述第一边界2011和第二边界2012介于所述鳍部2101与间隔区2102的交界处，所述间隔区2102沿y方向的尺寸为L，则所述第一预设距离为L/2。
具体地，所述第一部分掩模层211具有沿x方向延伸的第五边界2015，所述第五边界2015介于所述目标图形201和所述第一部分掩模层211之间，且所述第五边界2015与所述第一边界2011间隔所述第一预设距离。
在一些实施例中，所述第一部分掩模层211沿所述x方向的尺寸大于所述目标图形201沿所述x方向的尺寸。具体地，所述第五边界2015的两端分别比所述第一边界2011的两端长35nm至50nm。在一个实施例中，所述第五边界2015的两端分别比所述第一边界2011的两端长45nm。
所述鳍部2101与所述间隔区2102沿y方向的尺寸之和为一个节距(pitch)，所述第一部分掩模层211沿y方向的尺寸范围为1个节距至3个节距。
具体地，所述第一部分掩模层211沿y方向的尺寸为1个节距。
结合参考图5，执行步骤S17，对所述掩模层200进行第二图形化处理，去除第二部分掩模层212，所述第二部分掩模层212位于所述目标图形201之外所述第二边界2012的一侧，且与所述第二边界2012间隔第二预设距离。
在一些实施例中，对所述掩模层200进行第二图形化处理，去除第二部分掩模层212的方法包括：采用第二掩模版对所述掩模层200进行光刻和刻蚀，所述第二掩模版具有暴露出所述第二部分掩模层212的图案。
具体地，采用第二掩模版在所述掩模层上形成图形化的光刻胶层，所述图形化的光刻胶层暴露出所述第二部分掩模层212，以所述图形化的光刻胶层为掩模刻蚀所述掩模层200，去除所述第二部分掩模层212。
在一些实施例中，所述第一边界2011和第二边界2012介于所述鳍部2101与间隔区2102的交界处，所述间隔区2102沿y方向的尺寸为L，则所述第二预设距离为L/2。
具体地，所述第二部分掩模层212具有沿x方向延伸的第六边界2016，所述第六边界2016介于所述目标图形201和所述第二部分掩模层212之间，且所述第六边界2016与所述第二边界2012间隔所述第二预设距离。
在一些实施例中，所述第二部分掩模层212沿所述x方向的尺寸大于所述目标图形201沿所述x方向的尺寸。具体地，所述第六边界2016的两端分别比所述第二边界2012的两端长35nm至50nm。在一个实施例中，所述第六边界2016的两端分别比所述第二边界2012的两端长45nm。
所述鳍部2101与间隔区2102沿所述y方向的尺寸之和为一个节距(pitch)，所述第二部分掩模层212沿所述y方向的尺寸范围为1个节距至3个节距。
具体地，所述第二部分掩模层212沿所述y方向的尺寸为1个节距。
结合参考图6，执行步骤S19，对所述掩模层200进行第三图形化处理，去除第三部分掩模层213，所述第三部分掩模层213位于所述目标图形201之外且与所述第三边界2013和第四边界2014相邻。
在一些实施例中，对所述掩模层200进行第三图形化处理，去除第三部分掩模层213的方法包括：采用第三掩模版对所述掩模层200进行光刻和刻蚀，所述第三掩模版具有暴露出所述第三部分掩模层213的图案。
具体地，采用第三掩模版在所述掩模层200上形成图形化的光刻胶层(未示出)，所述图形化的光刻胶层暴露出所述第三部分掩模层213，以所述图形化的光刻胶层为掩模刻蚀所述掩模层200，去除所述第三部分掩模层213。
在一个实施例中，所述第三部分掩模层213覆盖所述掩模层200上除所述目标图形201、所述第一部分掩模层211、以及所述第二部分掩模层212以外的区域。所述第三部分掩模层213与所述第三边界2013和第四边界2014相邻，从而能够通过去除所述第三部分掩模层213来定义所述目标图形201沿y方向的第三边界2013和第四边界2014。
在另一个实施例中，所述第三部分掩模层213具有与所述第三边界2013和第四边界2014相邻的第七边界2017和第八边界2018、以及沿所述x方向的第九边界2019和第十边界2020，所述第九边界2019与所述第五边界2015(如图5所示)之间的距离小于所述第一部分掩模层211(如图5所示)沿所述y方向的尺寸，所述第十边界2020与所述第六边界2016(如图5所示)之间的距离小于所述第二部分掩模层212(如图5所示)沿所述y方向的尺寸，即所述第三部分掩模层213与所述第一部分掩模层211在所述第九边界2019附近有少量重叠的部分，所述第三部分掩模层213与所述第二部分掩模层212在所述第十边界2020附近有少量重叠的部分，这样可以保证所述第五边界2015和第六边界2016附近的掩模层200完全被去除。
参考图7，执行步骤S21，以去除所述第一部分掩模层211、第二部分掩模层212、和第三部分掩模层213后剩余的掩模层为掩模刻蚀所述基底，在所述基底内形成与所述目标图形201对应的图形化区域。
由上可知，本发明实施例中，通过分别去除所述第一部分掩模层211和第二部分掩模层212来定义所述目标图形201的沿水平方向(即x方向)的两条边界，通过去除所述第三部分掩模层213定义所述目标图形201沿竖直方向(即y方向)的边界。
结合参考图8，是图7中虚线圆圈内的局部放大图，由于所述拐角(corner)α是由所述第一部分掩模层211的第五边界2015和所述第三部分掩模层213的第七边界2017垂直交叉而形成的直角，因而较大程度上克服了圆角化现象，并且由于所述拐角α沿x方向的边(即所述第五边界2015)与所述目标图形201的第一边界2011之间有所述第一预设距离，进一步避免了圆角化现象影响到目标图形201中鳍部2101的尺寸，提高了器件性能。
通过对比图7和图1可知，所述双重图形化方法与本发明实施例的三重图形化方法的区别在于，所述双重图形化方法仅采用一步图形化处理来定义所述目标图形沿x方向的两条边界，而本发明实施例的三重图形化方法采用两步图形化处理来分别定义所述目标图形沿x方向的两条边界。本发明实施例中利用两张掩模版(mask)来分别定义所要去除的第一部分掩模层211和第二部分掩模层212，能够克服图1的双重图形化方法中利用一张掩模版来定 义所要去除的第一部分掩模层111时受到光刻分辨率极限的问题。
通过对比图1中位于目标图形102两侧的第一部分掩模层111的尺寸以及图7中位于目标图形202两侧的第一部分掩模层211和第二部分掩模层212的尺寸，可以看出，在相同的目标图形的情况下，图1中位于所述目标图形102两侧的第一部分掩模层111沿所述y方向的尺寸λ1和λ2分别为2个节距(pitch)和1个节距，而本发明实施例的图7中位于所述目标图形202两侧的所述第一部分掩模层211和所述第二部分掩模层212沿所述y方向的尺寸均为1个节距，其中所述第一部分掩模层211尺寸的减小，有利于减小相邻的目标图形202和目标图形203之间的间距，从而增加基底上的图形密度。
图1所示的双重图形化方法中所述第一部分掩模层111的尺寸λ1受限于一张掩模版上光刻分辨率极限的限制，因而无法缩减至1个节距。而本实施例中所述第一部分掩模层211和第二部分掩模层212分别在两张不同的掩模版(mask)上形成，二者的尺寸互不影响，能够分别实现沿y方向1个节距的尺寸。
综上所述，本发明实施例的三重图形化的方法，通过对所述掩模层分别进行第一图形化处理、第二图形化处理、和第三图形化处理的三个图形化处理步骤在所述基底内形成与目标图形对应的图形化的区域，其中所述目标图形沿第一方向的两个边界分别由所述第一图形化处理和第二图形化处理两个步骤来定义，能够克服采用一个图形化处理步骤定义所述第一边界和第二边界时受限于一张掩模版上光刻分辨率极限的问题，从而能够进一步增大基底上的图形密度、减小图形间距。
进一步地，由于所述第一部分掩模层和第二部分掩模层在所述第一方向上的尺寸均大于所述目标图形的尺寸，所述第五边界与第一边界之间、以及所述第六边界与第二边界之间均设置有预设距离，使得光刻工艺中形成的拐角均位于所述目标图形之外，从而避免了光刻过程中的圆角化(corner rounding)现象影响到所述目标图形的实际尺寸以及后续形成器件的性能。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保 护范围应当以权利要求所限定的范围为准。

Claims (20)

1.一种三重图形化的方法，其特征在于，包括：
提供基底，所述基底表面形成有掩模层；
提供目标图形，所述目标图形用于定义所述基底上待图形化的区域，所述目标图形包括：沿第一方向延伸的第一边界和第二边界、以及沿第二方向延伸的第三边界和第四边界，其中所述第一方向垂直于所述第二方向；
对所述掩模层进行第一图形化处理，去除第一部分掩模层，所述第一部分掩模层位于所述目标图形之外所述第一边界的一侧，且与所述第一边界间隔第一预设距离；
对所述掩模层进行第二图形化处理，去除第二部分掩模层，所述第二部分掩模层位于所述目标图形之外所述第二边界的一侧，且与所述第二边界间隔第二预设距离；
对所述掩模层进行第三图形化处理，去除第三部分掩模层，所述第三部分掩模层位于所述目标图形之外且与所述第三边界和第四边界相邻；
以去除所述第一部分掩模层、第二部分掩模层和第三部分掩模层后剩余的掩模层为掩模刻蚀所述基底，在所述基底内形成与所述目标图形对应的图形化的区域。
2.如权利要求1所述的三重图形化的方法，其特征在于，所述第一部分掩模层沿所述第一方向的尺寸大于所述目标图形沿所述第一方向的尺寸。
3.如权利要求1所述的三重图形化的方法，其特征在于，所述第一部分掩模层具有沿所述第一方向延伸的第五边界，所述第五边界介于所述目标图形和所述第一部分掩模层之间，且所述第五边界与所述第一边界间隔所述第一预设距离。
4.如权利要求2或3所述的三重图形化的方法，其特征在于，所述第五边界的两端分别比所述第一边界的两端长35nm至50nm。
5.如权利要求4所述的三重图形化的方法，其特征在于，所述第五边界的两端分别比所述第一边界的两端长45nm。
6.如权利要求1所述的三重图形化的方法，其特征在于，所述第二部分掩模层沿所述第一方向的尺寸大于所述目标图形沿所述第一方向的尺寸。
7.如权利要求1所述的三重图形化的方法，其特征在于，所述第二部分掩模层具有沿所述第一方向延伸的第六边界，所述第六边界介于所述目标图形和所述第二部分掩模层之间，且所述第六边界与所述第二边界间隔所述第二预设距离。
8.如权利要求6或7所述的三重图形化的方法，其特征在于，所述第六边界的两端分别比所述第二边界的两端长35nm至50nm。
9.如权利要求8所述的三重图形化的方法，其特征在于，所述第六边界的两端分别比所述第二边界的两端长45nm。
10.如权利要求1所述的三重图形化的方法，其特征在于，所述基底包括沿所述第二方向呈周期性排列的若干器件单元，每个器件单元包括沿所述第一方向延伸的鳍部以及与所述鳍部相邻的间隔区，所述第一边界和第二边界介于所述鳍部与间隔区之间，所述间隔区沿所述第二方向的尺寸为L，所述第一预设距离和所述第二预设距离均为L/2。
11.如权利要求10所述的三重图形化的方法，其特征在于，所述鳍部与间隔区沿所述第二方向的尺寸之和为一个节距，所述第一部分掩模层沿所述第二方向的尺寸范围为1个节距至3个节距。
12.如权利要求11所述的三重图形化的方法，其特征在于，所述第一部分掩模层沿所述第二方向的尺寸为1个节距。
13.如权利要求10所述的三重图形化的方法，其特征在于，所述鳍部与间隔区沿所述第二方向的尺寸之和为一个节距，所述第二部分掩模层沿所述第二方向的尺寸范围为1个节距至3个节距。
14.如权利要求13所述的三重图形化的方法，其特征在于，所述第二部分掩模层沿所述第二方向的尺寸为1个节距。
15.如权利要求1所述的三重图形化的方法，其特征在于，所述掩模层的形成工艺为原子层沉积工艺或化学气相沉积工艺。
16.如权利要求1所述的三重图形化的方法，其特征在于，对所述掩模层进行第一图形化处理，去除第一部分掩模层的方法包括：采用第一掩模版对所述掩模层进行光刻和刻蚀，所述第一掩模版具有暴露出所述第一部分掩模层的图案。
17.如权利要求1所述的三重图形化的方法，其特征在于，对所述掩模层进行第二图形化处理，去除第二部分掩模层的方法包括：采用第二掩模版对所述掩模层进行光刻和刻蚀，所述第二掩模版具有暴露出所述第二部分掩模层的图案。
18.如权利要求1所述的三重图形化的方法，其特征在于，对所述掩模层进行第三图形化处理，去除第三部分掩模层的方法包括：采用第三掩模版对所述掩模层进行光刻和刻蚀，所述第三掩模版具有暴露出所述第三部分掩模层的图案。
19.如权利要求1所述的三重图形化的方法，其特征在于，所述目标图形的形状为矩形、或者多边形，所述多边形能够被分割成若干矩形。
20.如权利要求19所述的三重图形化的方法，其特征在于，所述矩形的两条相邻的边分别与所述第一方向和第二方向平行。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113066715A (zh) * 2021-03-19 2021-07-02 长鑫存储技术有限公司 光罩组件、图形化掩膜及其形成方法、有源区的形成方法
CN113130303A (zh) * 2019-12-30 2021-07-16 中芯国际集成电路制造(上海)有限公司 掩膜版及三重图形化的方法
CN114200796A (zh) * 2020-09-02 2022-03-18 中芯国际集成电路制造(上海)有限公司 对准标记及其形成方法

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101246305A (zh) * 2007-02-12 2008-08-20 中芯国际集成电路制造(上海)有限公司 图形化方法
KR20090083217A (ko) * 2008-01-29 2009-08-03 주식회사 하이닉스반도체 반도체소자의 비트라인 형성방법
CN103681234A (zh) * 2012-09-10 2014-03-26 中芯国际集成电路制造(上海)有限公司 自对准双重图形的形成方法
CN103871846A (zh) * 2012-12-18 2014-06-18 中芯国际集成电路制造(上海)有限公司 自对准多重图形化方法及硅基硬掩模组合物的应用
US20150064906A1 (en) * 2013-09-04 2015-03-05 Sandisk Technologies Inc. Triple Patterning NAND Flash Memory
CN104733310A (zh) * 2013-12-18 2015-06-24 中芯国际集成电路制造(北京)有限公司 鳍式场效应管的形成方法
CN105759560A (zh) * 2016-05-13 2016-07-13 武汉新芯集成电路制造有限公司 组合光罩的版图结构及其形成方法、应用方法

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101246305A (zh) * 2007-02-12 2008-08-20 中芯国际集成电路制造(上海)有限公司 图形化方法
KR20090083217A (ko) * 2008-01-29 2009-08-03 주식회사 하이닉스반도체 반도체소자의 비트라인 형성방법
CN103681234A (zh) * 2012-09-10 2014-03-26 中芯国际集成电路制造(上海)有限公司 自对准双重图形的形成方法
CN103871846A (zh) * 2012-12-18 2014-06-18 中芯国际集成电路制造(上海)有限公司 自对准多重图形化方法及硅基硬掩模组合物的应用
US20150064906A1 (en) * 2013-09-04 2015-03-05 Sandisk Technologies Inc. Triple Patterning NAND Flash Memory
CN104733310A (zh) * 2013-12-18 2015-06-24 中芯国际集成电路制造(北京)有限公司 鳍式场效应管的形成方法
CN105759560A (zh) * 2016-05-13 2016-07-13 武汉新芯集成电路制造有限公司 组合光罩的版图结构及其形成方法、应用方法

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113130303A (zh) * 2019-12-30 2021-07-16 中芯国际集成电路制造(上海)有限公司 掩膜版及三重图形化的方法
CN113130303B (zh) * 2019-12-30 2023-10-17 中芯国际集成电路制造(上海)有限公司 掩膜版及三重图形化的方法
CN114200796A (zh) * 2020-09-02 2022-03-18 中芯国际集成电路制造(上海)有限公司 对准标记及其形成方法
CN114200796B (zh) * 2020-09-02 2024-01-26 中芯国际集成电路制造(上海)有限公司 对准标记及其形成方法
CN113066715A (zh) * 2021-03-19 2021-07-02 长鑫存储技术有限公司 光罩组件、图形化掩膜及其形成方法、有源区的形成方法
CN113066715B (zh) * 2021-03-19 2022-07-05 长鑫存储技术有限公司 光罩组件、图形化掩膜及其形成方法、有源区的形成方法

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