CN111477541A - 自对准双重成像技术 - Google Patents

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杨然富
张弛
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Abstract

本发明涉及自对准双重成像技术，涉及半导体制造技术，包括：提供半导体衬底，在半导体衬底上形成硬掩膜层，在硬掩膜层上形成非晶半导体条形结构，并形成第一介质层，第一介质层覆盖在非晶半导体条形结构的顶部表面、侧面以及非晶半导体条形结构之间的硬掩膜层表面；对第一介质层进行全面刻蚀并形成由仅位于非晶半导体条形结构的侧面的第一介质层组成的侧墙；形成第二介质层，第二介质层覆盖非晶半导体条形结构、侧墙和硬掩膜层的顶部表面以及侧墙的侧面；进行以侧墙为停止层的平坦化工艺；以及去除侧墙并形成由第二介质层和非晶半导体条形结构组成的图形，而由侧墙形成沟渠，沟渠之间结构组成图形，而实现小沟渠大线宽的图案，且沟渠宽度可调。

Description

自对准双重成像技术
技术领域
本发明涉及半导体制造技术，尤其涉及一种自对准双重成像技术。
背景技术
在半导体集成电路的制造过程中，随着半导体制造的技术节点不断往下推进，关键尺寸不断缩小，已经超出了目前主流的光刻技术的物理极限，因此自对准双重成像技术(Self-aligned Double Patterning,SADP)应运而生，并得到广泛应用。
自对准双重成像技术透过一次光刻完成后,相继使用非光刻技术步骤(薄膜沉积,刻蚀等)进而实现对光刻图形的空间倍增，最后再使用另外一次光刻和刻蚀将多余的图形去除。传统的自对准双重图形成像技术主要能做出1/2Pitch的大沟渠小线宽图案，且轴心的线宽由光刻技术定义，由于光刻技术的物理极限，故轴心的线宽是有一定的极限，因此无法做出小沟渠大线宽的图案，而无法满足半导体集成电路制造的需求。
发明内容
本发明提供的一种自对准双重成像技术，包括：S1：提供一半导体衬底，在半导体衬底上形成硬掩膜层，在硬掩膜层上形成非晶半导体条形结构，并形成第一介质层，所述第一介质层覆盖在非晶半导体条形结构的顶部表面、侧面以及非晶半导体条形结构之间的硬掩膜层表面；S2：对所述第一介质层进行全面刻蚀并形成由仅位于非晶半导体条形结构的侧面的所述第一介质层组成的侧墙；S3：形成第二介质层，第二介质层覆盖非晶半导体条形结构、侧墙和硬掩膜层的顶部表面以及侧墙的侧面；S4：进行以侧墙为停止层的平坦化工艺；以及S5：去除侧墙并形成由第二介质层和非晶半导体条形结构组成的图形。
更进一步的，所述硬掩膜层包括由氧化层、氮化层和氧化层组成的ONO层。
更进一步的，在步骤S1中，在所述半导体衬底表面依次形成硬掩模层和非晶半导体层，采用光刻工艺形成第一光刻胶图形以定义出非晶半导体条形结构的形成区域，所述第一光刻胶图形由多个光刻胶条形结构排列而成，然后进行光刻刻蚀工艺而在硬掩膜层上形成非晶半导体条形结构。
更进一步的，所述第一介质层为氮化层。
更进一步的，所述平坦化技术为化学机械研磨技术。
更进一步的，在步骤S1中，根据半导体制造过程中需要的沟渠宽度决定形成的第一介质层的厚度。
更进一步的，步骤S3中，形成的第二介质层与非晶半导体条形结构的材质相同。
更进一步的，步骤S5中，第二介质层和非晶半导体条形结构组成的图形的线宽为35埃米至50埃米。
更进一步的，步骤S5中，第二介质层和非晶半导体条形结构组成的图形之间的沟渠的宽度为15埃米至25埃米。
更进一步的，步骤S3中，第二介质层与非晶半导体条形结构均为非晶硅层。
本发明提供的自对准双重成像技术，在去除核心的非晶半导体条形结构之前,再次透过薄膜迭一层第二介质层如非晶半导体层,后续接着平坦化,最后再将侧墙去除,可使实现与传统的自对准双重成像技术形成的图案反向的图案，即小沟渠大线宽的图案，而由侧墙形成沟渠，沟渠之间结构组成图形，且沟渠宽度可根据侧墙厚度调节。
附图说明
图1a-1c为一实施例的自对准双重成像技术过程示意图。
图2a-2e为本发明一实施例的自对准双重成像技术过程示意图。
图3a-3c为本发明另一实施例的自对准双重成像技术过程示意图。
图中主要元件附图标记说明如下：
100、半导体衬底；200、硬掩膜层；210、氧化层；220、氮化层；230、氧化层；310、非晶半导体条形结构；510、第二介质层。
具体实施方式
下面将结合附图，对本发明中的技术方案进行清楚、完整的描述，显然，所描述的实施例是本发明的一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在不做出创造性劳动的前提下所获得的所有其它实施例，都属于本发明保护的范围。
一实施例的，请参阅图1a至图1c所示的一实施例的自对准双重成像技术过程示意图。
其包括：
步骤一、如图1a所示，提供一半导体衬底100，在半导体衬底100上形成包括氧化层210、氮化层220和氧化层230的硬掩膜层200，在硬掩膜层200上形成非晶半导体条形结构310，并形成第一介质层410，所述第一介质层410覆盖在非晶半导体条形结构310的顶部表面、侧面以及非晶半导体条形结构310之间的硬掩膜层200表面。
步骤二、如图1b所示，对所述第一介质层410进行全面刻蚀并形成由仅位于非晶半导体条形结构310的侧面的所述第一介质层410组成的侧墙420。
步骤三、如图2c所示，去除所述非晶半导体条形结构310并形成由所述侧墙420组成的图形。如此实现对光刻图形的空间倍增。
然在本实施例中，所述非晶半导体条形结构310通过光刻刻蚀工艺形成，由于光刻技术的物理极限，故轴心的线宽(也即非晶半导体条形结构310的线宽)有一定的极限，因此只能做出如图2c所示的1/2Pitch的大沟渠小线宽图案，其中沟渠为侧墙420组成的图形之间的区域，如非晶半导体条形结构310，沟渠的宽度约为35埃米至50埃米，图形线宽为所述侧墙420的宽度，约为15埃米至25埃米，也即为大沟渠小线宽图案。然而半导体集成电路制造亦需要小沟渠大线宽的图案，由于光刻技术的物理极限，如上的自对准双重成像技术无法实现小沟渠大线宽的图案。
在本发明一实施例中，在于提供一种自对准双重成像技术。具体的，请参阅图2a-2e，图2a-2e为本发明一实施例的自对准双重成像技术过程示意图。本发明一实施例的自对准双重成像技术包括：S1：提供一半导体衬底，在半导体衬底上形成硬掩膜层，在硬掩膜层上形成非晶半导体条形结构，并形成第一介质层，所述第一介质层覆盖在非晶半导体条形结构的顶部表面、侧面以及非晶半导体条形结构之间的硬掩膜层表面；S2：对所述第一介质层进行全面刻蚀并形成由仅位于非晶半导体条形结构的侧面的所述第一介质层组成的侧墙；S3：形成第二介质层，第二介质层覆盖非晶半导体条形结构、侧墙和硬掩膜层的顶部表面以及侧墙的侧面；S4：进行以侧墙为停止层的平坦化工艺；以及S5：去除侧墙并形成由第二介质层和非晶半导体条形结构组成的图形。
更具体的，本发明一实施例的自对准双重成像技术，包括：
S1：如图2a所示，提供一半导体衬底100，如硅衬底，在半导体衬底100上形成硬掩膜层200，在硬掩膜层200上形成非晶半导体条形结构310，并形成第一介质层410，所述第一介质层410覆盖在非晶半导体条形结构310的顶部表面、侧面以及非晶半导体条形结构310之间的硬掩膜层200表面。
在本发明一实施例中，硬掩膜层200包括由氧化层210、氮化层220和氧化层230组成的ONO层。
更具体的，在本发明一实施例中，在所述半导体衬底100表面依次形成硬掩模层200和非晶半导体层，采用光刻工艺形成第一光刻胶图形以定义出非晶半导体条形结构310的形成区域，所述第一光刻胶图形由多个光刻胶条形结构排列而成，然后进行光刻刻蚀工艺而在硬掩膜层200上形成非晶半导体条形结构310。
在本发明一实施例中，所述第一介质层410为氮化层。
S2：如图2b所示，对所述第一介质层410进行全面刻蚀并形成由仅位于非晶半导体条形结构310的侧面的所述第一介质层410组成的侧墙420。
S3：如图2c所示，形成第二介质层510，第二介质层510覆盖非晶半导体条形结构310、侧墙420和硬掩膜层200的顶部表面以及侧墙420的侧面。
S4：如图2d所示，进行以侧墙420为停止层的平坦化工艺。
在本发明一实施例中，所述平坦化技术为化学机械研磨技术。
在本发明一实施例中，第二介质层510的材质与侧墙420的材质不同,以使侧墙420可作为平坦化工艺的停止层。例如，第二介质层510可采用作为底层抗反射层(BARC,BottomAnti-Reflective Coating)的材质，这种材质可降低成本，且易于与在线制程兼容。
S5：如图2e所示，去除侧墙420并形成由第二介质层510和非晶半导体条形结构310组成的图形。
如此实现对光刻图形的空间倍增，且实现小沟渠大线宽的图案。如上所述，侧墙420区域形成沟渠，因此本发明形成的沟渠约为15埃米至25埃米，沟渠之间的第二介质层510或非晶半导体条形结构310组成图形，非晶半导体条形结构310的图形线宽约为35埃米至50埃米，第二介质层510的图形线宽可更大，因此形成小沟渠大线宽图案，满足了半导体集成电路制造对小沟渠大线宽的图案的需求。且如上所述，本发明无需额外的机台以及耗材，不需要额外的光罩和光阻材料就可以达到小沟渠大线宽的图形。
更进一步的，如上所述，侧墙420区域形成沟渠，因此可在步骤S1中调节形成的第一介质层410的厚度，而调节由第一介质层410形成的侧墙420的厚度，进而可以达到调节沟渠大小的目的，也即本发明形成的小沟渠大线宽的图形的沟渠可根据工艺需要任意调整，而不像现有技术受光刻工艺的限制。也即，在本发明一实施例中，在步骤S1中根据半导体制造过程中需要的沟渠宽度决定形成的第一介质层410的厚度。
更进一步的，在本发明一实施例中，步骤S3中形成的第二介质层510与非晶半导体条形结构310的材质相同，均为如非晶硅层，如图3a所示。然后在步骤S4中，如图3b所示，以侧墙420为停止层进行平坦化工艺。在步骤S5中，如图3c所示，去除侧墙420形成由非晶半导体材料组成的图形。也即图形的材质相同，均为如非晶硅，相同的材质利于后续工艺的操作。
最后应说明的是：以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。

Claims (10)

1.一种自对准双重成像技术，其特征在于，包括：
S1：提供一半导体衬底，在半导体衬底上形成硬掩膜层，在硬掩膜层上形成非晶半导体条形结构，并形成第一介质层，所述第一介质层覆盖在非晶半导体条形结构的顶部表面、侧面以及非晶半导体条形结构之间的硬掩膜层表面；
S2：对所述第一介质层进行全面刻蚀并形成由仅位于非晶半导体条形结构的侧面的所述第一介质层组成的侧墙；
S3：形成第二介质层，第二介质层覆盖非晶半导体条形结构、侧墙和硬掩膜层的顶部表面以及侧墙的侧面；
S4：进行以侧墙为停止层的平坦化工艺；以及
S5：去除侧墙并形成由第二介质层和非晶半导体条形结构组成的图形。
2.根据权利要求1所述的自对准双重成像技术，其特征在于，所述硬掩膜层包括由氧化层、氮化层和氧化层组成的ONO层。
3.根据权利要求1所述的自对准双重成像技术，其特征在于，在步骤S1中，在所述半导体衬底表面依次形成硬掩模层和非晶半导体层，采用光刻工艺形成第一光刻胶图形以定义出非晶半导体条形结构的形成区域，所述第一光刻胶图形由多个光刻胶条形结构排列而成，然后进行光刻刻蚀工艺而在硬掩膜层上形成非晶半导体条形结构。
4.根据权利要求1所述的自对准双重成像技术，其特征在于，所述第一介质层为氮化层。
5.根据权利要求1所述的自对准双重成像技术，其特征在于，所述平坦化技术为化学机械研磨技术。
6.根据权利要求1所述的自对准双重成像技术，其特征在于，在步骤S1中，根据半导体制造过程中需要的沟渠宽度决定形成的第一介质层的厚度。
7.根据权利要求1所述的自对准双重成像技术，其特征在于，步骤S3中，形成的第二介质层与非晶半导体条形结构的材质相同。
8.根据权利要求1所述的自对准双重成像技术，其特征在于，步骤S5中，第二介质层和非晶半导体条形结构组成的图形的线宽为35埃米至50埃米。
9.根据权利要求1所述的自对准双重成像技术，其特征在于，步骤S5中，第二介质层和非晶半导体条形结构组成的图形之间的沟渠的宽度为15埃米至25埃米。
10.根据权利要求7所述的自对准双重成像技术，其特征在于，步骤S3中，第二介质层与非晶半导体条形结构均为非晶硅层。
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Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1933109A (zh) * 2005-09-14 2007-03-21 海力士半导体有限公司 在半导体器件中形成微图案的方法
US20070077524A1 (en) * 2005-09-30 2007-04-05 Samsung Electronics Co., Ltd. Method for forming patterns of semiconductor device
CN101494161A (zh) * 2008-01-07 2009-07-29 三星电子株式会社 精细图案化半导体器件的方法
CN102881567A (zh) * 2012-10-22 2013-01-16 上海集成电路研发中心有限公司 一种双重图形化方法
CN103794475A (zh) * 2012-10-30 2014-05-14 中芯国际集成电路制造(上海)有限公司 自对准三重图形化方法
CN104051235A (zh) * 2013-03-13 2014-09-17 格罗方德半导体公司 形成用于图案化底层结构的掩膜层的方法
CN106611699A (zh) * 2015-10-22 2017-05-03 中芯国际集成电路制造(上海)有限公司 双重构图方法及半导体器件的制造方法
CN108550522A (zh) * 2018-04-27 2018-09-18 上海集成电路研发中心有限公司 一种多次图形化的方法
CN110783272A (zh) * 2019-10-17 2020-02-11 上海华力集成电路制造有限公司 鳍式场效应晶体管的截断工艺方法

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1933109A (zh) * 2005-09-14 2007-03-21 海力士半导体有限公司 在半导体器件中形成微图案的方法
US20070077524A1 (en) * 2005-09-30 2007-04-05 Samsung Electronics Co., Ltd. Method for forming patterns of semiconductor device
CN101494161A (zh) * 2008-01-07 2009-07-29 三星电子株式会社 精细图案化半导体器件的方法
CN102881567A (zh) * 2012-10-22 2013-01-16 上海集成电路研发中心有限公司 一种双重图形化方法
CN103794475A (zh) * 2012-10-30 2014-05-14 中芯国际集成电路制造(上海)有限公司 自对准三重图形化方法
CN104051235A (zh) * 2013-03-13 2014-09-17 格罗方德半导体公司 形成用于图案化底层结构的掩膜层的方法
CN106611699A (zh) * 2015-10-22 2017-05-03 中芯国际集成电路制造(上海)有限公司 双重构图方法及半导体器件的制造方法
CN108550522A (zh) * 2018-04-27 2018-09-18 上海集成电路研发中心有限公司 一种多次图形化的方法
CN110783272A (zh) * 2019-10-17 2020-02-11 上海华力集成电路制造有限公司 鳍式场效应晶体管的截断工艺方法

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