CN113066724B - 一种鳍式场效应晶体管及其制作方法 - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title claims abstract description 25
- 238000002353 field-effect transistor method Methods 0.000 title description 2
- 229920002120 photoresistant polymer Polymers 0.000 claims abstract description 104
- 230000005669 field effect Effects 0.000 claims abstract description 32
- 239000007787 solid Substances 0.000 claims abstract description 29
- 239000004065 semiconductor Substances 0.000 claims description 16
- 239000000758 substrate Substances 0.000 claims description 15
- 238000000034 method Methods 0.000 claims description 14
- 150000004767 nitrides Chemical class 0.000 claims description 12
- 238000005530 etching Methods 0.000 claims description 8
- 239000006117 anti-reflective coating Substances 0.000 claims description 5
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical group O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical group [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 3
- 229920005591 polysilicon Polymers 0.000 claims description 3
- 229910052710 silicon Inorganic materials 0.000 claims description 3
- 239000010703 silicon Substances 0.000 claims description 3
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical group N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 3
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 3
- 239000010410 layer Substances 0.000 description 148
- 238000010586 diagram Methods 0.000 description 4
- 239000011248 coating agent Substances 0.000 description 3
- 238000000576 coating method Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
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- H01L29/66007—Multistep manufacturing processes
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- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
- H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
- H01L29/66803—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET with a step of doping the vertical sidewall, e.g. using tilted or multi-angled implants
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42356—Disposition, e.g. buried gate electrode
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
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Abstract
本发明公开了一种鳍式场效应晶体管及其制作方法，对至少一个所述第二光刻胶层进行曝光显影，以在所述第二光刻胶层上形成第三沟槽，所有所述第三沟槽沿所述第一方向排列；其中，在所述第一方向上，所述第三沟槽的宽度与所述第一光刻胶层在所述第一沟槽侧边所有实体部的宽度相同；以及，在所述第一方向上，所述第二光刻胶层在所述第三沟槽侧边的实体部的宽度相同或不同。进而，在去除牺牲层后以第二光刻胶层为掩膜制作鳍部，使得制作出的所有鳍部之间间距相同，且所有鳍部的线宽相同或至少一个鳍部的线宽与其余鳍部的线宽不同。由此优化鳍式场效应晶体管的制作工艺，进而使得鳍式场效应晶体管的鳍部的线宽可调。
Description
技术领域
本发明涉及半导体器件技术领域，更为具体地说，涉及一种鳍式场效应晶体管及其制作方法。
背景技术
随着半导体技术的不断发展，传统的平面性器件已经不能满足人们对高性能器件的需求。FinFET(Fin Field-Effect Transistor，鳍式场效应晶体管)是一种立体型器件，包括在衬底上竖直形成的鳍以及与鳍相交的堆叠栅。这种设计可以大幅改善电路控制并减少漏电流，而得到广泛应用。但是，现有鳍式场效应晶体管在制作过程中，受到制作工艺限制使得多个鳍部的线宽相同不可调。
发明内容
有鉴于此，本发明提供了一种鳍式场效应晶体管及其制作方法，有效地解决了现有技术存在的技术问题，优化鳍式场效应晶体管的制作工艺，进而使得鳍式场效应晶体管的鳍部的线宽可调。
为实现上述目的，本发明提供的技术方案如下：
一种鳍式场效应晶体管的制作方法，包括：
提供衬底基板，所述衬底基板包括依次叠加设置的半导体层、氧化物层、氮化物层、硬掩模层、牺牲层和第一光刻胶层；
对所述第一光刻胶层进行曝光显影，以在所述第一光刻胶层上形成在多个第一沟槽；其中，在多个第一沟槽排列的第一方向上，所述多个第一沟槽的宽度相同，或者，至少一个所述第一沟槽的宽度与其余所述第一沟槽的宽度不同；以及，在所述第一方向上，所述第一光刻胶层在所述第一沟槽侧边所有实体部的宽度相同；
以所述第一光刻胶层为掩膜，对所述牺牲层进行刻蚀形成多个第二沟槽，并去除所述第一光刻胶层；
在所有所述第二沟槽中填充光刻胶形成与所述第二沟槽一一对应的多个第二光刻胶层；
对至少一个所述第二光刻胶层进行曝光显影，以在所述第二光刻胶层上形成第三沟槽，所有所述第三沟槽沿所述第一方向排列；其中，在所述第一方向上，所述第三沟槽的宽度与所述第一光刻胶层在所述第一沟槽侧边所有实体部的宽度相同；以及，在所述第一方向上，所述第二光刻胶层在所述第三沟槽侧边的实体部的宽度相同或不同；
去除所述牺牲层；
以所述第二光刻胶层为掩膜，对所述半导体层、氧化物层、氮化物层和硬掩模层进行刻蚀，去除所述硬掩模层和所述第二光刻胶层后形成多个鳍部；
形成鳍式场效应晶体管的栅极、源极和漏极。
可选的，所述衬底基板还包括位于所述牺牲层与所述第一光刻胶层之间的抗反射涂层，其中，所述抗反射涂层随所述牺牲层进行刻蚀后，随所述第一光刻胶层进行去除。
可选的，所述半导体层为硅层。
可选的，所述氧化物层为氧化硅层。
可选的，所述氮化物层为氮化硅层。
可选的，所述牺牲层为多晶硅层。
可选的，所述第一光刻胶层为正性光刻胶层。
可选的，所述第二光刻胶层为负性光刻胶层。
相应的，本发明还提供了一种鳍式场效应晶体管，所述鳍式场效应晶体管采用上述的制作方法制作而成。
相较于现有技术，本发明提供的技术方案至少具有以下优点：
本发明提供了一种鳍式场效应晶体管及其制作方法，对至少一个所述第二光刻胶层进行曝光显影，以在所述第二光刻胶层上形成第三沟槽，所有所述第三沟槽沿所述第一方向排列；其中，在所述第一方向上，所述第三沟槽的宽度与所述第一光刻胶层在所述第一沟槽侧边所有实体部的宽度相同；以及，在所述第一方向上，所述第二光刻胶层在所述第三沟槽侧边的实体部的宽度相同或不同。进而，在去除牺牲层后以第二光刻胶层为掩膜制作鳍部，使得制作出的所有鳍部之间间距相同，且所有鳍部的线宽相同或至少一个鳍部的线宽与其余鳍部的线宽不同。由此优化鳍式场效应晶体管的制作工艺，进而使得鳍式场效应晶体管的鳍部的线宽可调。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据提供的附图获得其他的附图。
图1为本发明实施例提供的一种鳍式场效应晶体管的制作方法的流程图；
图2a-图2h为图1中各步骤相应的结构示意图；
图3为本发明实施例提供的一种衬底基板的结构示意图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
正如背景技术所述，随着半导体技术的不断发展，传统的平面性器件已经不能满足人们对高性能器件的需求。FinFET(Fin Field-Effect Transistor，鳍式场效应晶体管)是一种立体型器件，包括在衬底上竖直形成的鳍以及与鳍相交的堆叠栅。这种设计可以大幅改善电路控制并减少漏电流，而得到广泛应用。但是，现有鳍式场效应晶体管在制作过程中，受到制作工艺限制使得多个鳍部的线宽相同不可调。
基于此，本发明实施例提供了一种鳍式场效应晶体管及其制作方法，有效地解决了现有技术存在的技术问题，优化鳍式场效应晶体管的制作工艺，进而使得鳍式场效应晶体管的鳍部的线宽可调。
为实现上述目的，本发明实施例提供的技术方案如下，具体结合图1至图3对本发明实施例提供的技术方案进行详细的描述。
参考图1所示，为本发明实施例提供的一种鳍式场效应晶体管的制作方法的流程图，其中，制作方法包括：
S1、提供衬底基板，所述衬底基板包括依次叠加设置的半导体层、氧化物层、氮化物层、硬掩模层、牺牲层和第一光刻胶层。
S2、对所述第一光刻胶层进行曝光显影，以在所述第一光刻胶层上形成在多个第一沟槽；其中，在多个第一沟槽排列的第一方向上，所述多个第一沟槽的宽度相同，或者，至少一个所述第一沟槽的宽度与其余所述第一沟槽的宽度不同；以及，在所述第一方向上，所述第一光刻胶层在所述第一沟槽侧边所有实体部的宽度相同。
S3、以所述第一光刻胶层为掩膜，对所述牺牲层进行刻蚀形成多个第二沟槽，并去除所述第一光刻胶层。
S4、在所有所述第二沟槽中填充光刻胶形成与所述第二沟槽一一对应的多个第二光刻胶层。
S5、对至少一个所述第二光刻胶层进行曝光显影，以在所述第二光刻胶层上形成第三沟槽，所有所述第三沟槽沿所述第一方向排列；其中，在所述第一方向上，所述第三沟槽的宽度与所述第一光刻胶层在所述第一沟槽侧边所有实体部的宽度相同；以及，在所述第一方向上，所述第二光刻胶层在所述第三沟槽侧边的实体部的宽度相同或不同。
S6、去除所述牺牲层。
S7、以所述第二光刻胶层为掩膜，对所述半导体层、氧化物层、氮化物层和硬掩模层进行刻蚀，去除所述硬掩模层和所述第二光刻胶层后形成多个鳍部。
S8、形成鳍式场效应晶体管的栅极、源极和漏极。
可以理解的，本发明实施例提供的技术方案，对至少一个所述第二光刻胶层进行曝光显影，以在所述第二光刻胶层上形成第三沟槽，所有所述第三沟槽沿所述第一方向排列；其中，在所述第一方向上，所述第三沟槽的宽度与所述第一光刻胶层在所述第一沟槽侧边所有实体部的宽度相同；以及，在所述第一方向上，所述第二光刻胶层在所述第三沟槽侧边的实体部的宽度相同或不同。进而，在去除牺牲层后以第二光刻胶层为掩膜制作鳍部，使得制作出的所有鳍部之间间距相同，且所有鳍部的线宽相同或至少一个鳍部的线宽与其余鳍部的线宽不同。由此优化鳍式场效应晶体管的制作工艺，进而使得鳍式场效应晶体管的鳍部的线宽可调。
下面结合图2a至图2h对本发明实施例提供的制作方法进行更详细的描述，其中，图2a至图2h为图1中各步骤相应的结构示意图。
如图2a所示，对应步骤S1，提供衬底基板，所述衬底基板包括依次叠加设置的半导体层110、氧化物层120、氮化物层130、硬掩模层140、牺牲层150和第一光刻胶层160。
在本发明一实施例中，本发明所提供的半导体层可以为晶圆，具体所述半导体层可以为硅层，对此本发明不做具体限制。
此外，本发明实施例提供的氧化物层可以为氧化硅层，对此本发明不做具体限制。本发明实施例提供的所述氮化物层可以为氮化硅层，对此本发明不做具体限制。本发明实施例提供的所述牺牲层为多晶硅层，对此本发明不做具体限制。
以及，本发明实施例提供的所述第一光刻胶层可以为正性光刻胶层，对此本发明不做具体限制。其中，本发明实施例提供的第一光刻胶层的厚度范围可以为大于0且小于或等于150nm。
进一步的，为了消除光刻技术中驻波效应、凹缺效应，提高关键尺寸均一性和图案分辨率，本发明实施例提供的衬底基板还可以形成有一底部抗反射涂层。如图3所示，为本发明实施例提供的一种衬底基板的结构示意图，其中，包括依次叠加设置的半导体层110、氧化物层120、氮化物层130、硬掩模层140、牺牲层150和第一光刻胶层160。以及，所述衬底基板还包括位于所述牺牲层150与所述第一光刻胶层160之间的抗反射涂层170。其中，所述抗反射涂层随所述牺牲层进行刻蚀后，随所述第一光刻胶层进行去除。
如图2b所示，对应步骤S2，对所述第一光刻胶层160进行曝光显影，以在所述第一光刻胶层160上形成在多个第一沟槽161；其中，在多个第一沟槽161排列的第一方向X上，所述多个第一沟槽161的宽度a1相同，或者，至少一个所述第一沟槽161的宽度与其余所述第一沟槽161的宽度a1不同；以及，在所述第一方向X上，所述第一光刻胶层160在所述第一沟槽161侧边所有实体部的宽度a2相同。
如图2c所述，对应步骤S3，以显影后的所述第一光刻胶层为掩膜，对所述牺牲层150进行刻蚀形成多个第二沟槽151，并去除所述第一光刻胶层。
可以理解的，本发明实施例提供的第二沟槽即为第一光刻胶层的显影区域对应部分，及牺牲层位于第二沟槽侧边的实体部即为第一光刻胶层显影后实体部对应的部分；由于第一光刻胶层显影后实体部的宽度相同，牺牲层位于第二沟槽侧边的不同的实体部的宽度也相同。
可选的，本发明实施例提供的多个第一沟槽可以沿第一方向平行排列，因而，多个第二沟槽亦即沿第一方向平行排列。
如图2d所示，对应步骤S4，在所有所述第二沟槽(未标出)中填充光刻胶形成与所述第二沟槽一一对应的多个第二光刻胶层200。
在本发明一实施例中，本发明所提供的所述第二光刻胶层可以为负性光刻胶层，对此本发明不做具体限制。
如图2e所示，对应步骤S5，对至少一个所述第二光刻胶层200进行曝光显影，以在所述第二光刻胶层200上形成第三沟槽201，所有所述第三沟槽201沿所述第一方向X排列；其中，在所述第一方向X上，所述第三沟槽201的宽度b1与所述第一光刻胶层在所述第一沟槽侧边所有实体部的宽度a2相同；以及，在所述第一方向X上，所述第二光刻胶层200在所述第三沟槽201侧边的实体部的宽度b2相同或不同。
可以理解的，第三沟槽的宽度与第一光刻胶层在第一沟槽侧边的任意一实体部的宽度相同，亦即，第三沟槽的宽度与牺牲层在第二沟槽侧边的任意一实体部的宽度相同。
如图2f所示，对应步骤S6，去除所述牺牲层150。
如图2g所示，对应步骤S7，以所述第二光刻胶层200为掩膜，对所述半导体层110、氧化物层120、氮化物层130和硬掩模层140进行刻蚀，去除所述硬掩模层140和所述第二光刻胶层200后形成多个鳍部。
可以理解的，由于第二光刻胶层的第三沟槽的宽度和牺牲层在第二沟槽侧边的任意一实体部的宽度相同，故而去除牺牲层后，所有第二光刻胶层的实体部侧的任意一镂空沟槽的宽度相同，在以第二光刻胶层为掩膜进行刻蚀时，得到的相邻鳍部之间的间距相同。但是由于第二光刻胶层的剩余实体部的宽度可调，使得不同鳍部的宽度可以根据此进行优化调节。由此，通过优化鳍式场效应晶体管的制作工艺，进而使得鳍式场效应晶体管的鳍部的线宽可调。
S8、形成鳍式场效应晶体管的栅极300、源极(未画出)和漏极(未画出)。
相应的，本发明实施例还提供了一种鳍式场效应晶体管，所述鳍式场效应晶体管采用上述任意一实施例提供的制作方法制作而成。
本发明实施例提供了一种鳍式场效应晶体管及其制作方法，对至少一个所述第二光刻胶层进行曝光显影，以在所述第二光刻胶层上形成第三沟槽，所有所述第三沟槽沿所述第一方向排列；其中，在所述第一方向上，所述第三沟槽的宽度与所述第一光刻胶层在所述第一沟槽侧边所有实体部的宽度相同；以及，在所述第一方向上，所述第二光刻胶层在所述第三沟槽侧边的实体部的宽度相同或不同。进而，在去除牺牲层后以第二光刻胶层为掩膜制作鳍部，使得制作出的所有鳍部之间间距相同，且所有鳍部的线宽相同或至少一个鳍部的线宽与其余鳍部的线宽不同。由此优化鳍式场效应晶体管的制作工艺，进而使得鳍式场效应晶体管的鳍部的线宽可调。
对所公开的实施例的上述说明，使本领域专业技术人员能够实现或使用本发明。对这些实施例的多种修改对本领域的专业技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本发明的精神或范围的情况下，在其它实施例中实现。因此，本发明将不会被限制于本文所示的这些实施例，而是要符合与本文所公开的原理和新颖特点相一致的最宽的范围。
Claims (9)
1.一种鳍式场效应晶体管的制作方法，其特征在于，包括：
提供衬底基板，所述衬底基板包括依次叠加设置的半导体层、氧化物层、氮化物层、硬掩模层、牺牲层和第一光刻胶层；
对所述第一光刻胶层进行曝光显影，以在所述第一光刻胶层上形成在多个第一沟槽；其中，在多个第一沟槽排列的第一方向上，所述多个第一沟槽的宽度相同，或者，至少一个所述第一沟槽的宽度与其余所述第一沟槽的宽度不同；以及，在所述第一方向上，所述第一光刻胶层在所述第一沟槽侧边所有实体部的宽度相同；
以所述第一光刻胶层为掩膜，对所述牺牲层进行刻蚀形成多个第二沟槽，并去除所述第一光刻胶层；
在所有所述第二沟槽中填充光刻胶形成与所述第二沟槽一一对应的多个第二光刻胶层；
对至少一个所述第二光刻胶层进行曝光显影，以在所述第二光刻胶层上形成第三沟槽，所有所述第三沟槽沿所述第一方向排列；其中，在所述第一方向上，所述第三沟槽的宽度与所述第一光刻胶层在所述第一沟槽侧边所有实体部的宽度相同；以及，在所述第一方向上，所述第二光刻胶层在所述第三沟槽侧边的实体部的宽度相同或不同；
去除所述牺牲层；
以所述第二光刻胶层为掩膜，对所述半导体层、氧化物层、氮化物层和硬掩模层进行刻蚀，去除所述硬掩模层和所述第二光刻胶层后形成多个鳍部；
形成鳍式场效应晶体管的栅极、源极和漏极。
2.根据权利要求1所述的鳍式场效应晶体管的制作方法，其特征在于，所述衬底基板还包括位于所述牺牲层与所述第一光刻胶层之间的抗反射涂层，其中，所述抗反射涂层随所述牺牲层进行刻蚀后，随所述第一光刻胶层进行去除。
3.根据权利要求1所述的鳍式场效应晶体管的制作方法，其特征在于，所述半导体层为硅层。
4.根据权利要求1所述的鳍式场效应晶体管的制作方法，其特征在于，所述氧化物层为氧化硅层。
5.根据权利要求1所述的鳍式场效应晶体管的制作方法，其特征在于，所述氮化物层为氮化硅层。
6.根据权利要求1所述的鳍式场效应晶体管的制作方法，其特征在于，所述牺牲层为多晶硅层。
7.根据权利要求1所述的鳍式场效应晶体管的制作方法，其特征在于，所述第一光刻胶层为正性光刻胶层。
8.根据权利要求1所述的鳍式场效应晶体管的制作方法，其特征在于，所述第二光刻胶层为负性光刻胶层。
9.一种鳍式场效应晶体管，其特征在于，所述鳍式场效应晶体管采用权利要求1-8任意一项所述的制作方法制作而成。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202110275282.6A CN113066724B (zh) | 2021-03-15 | 2021-03-15 | 一种鳍式场效应晶体管及其制作方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202110275282.6A CN113066724B (zh) | 2021-03-15 | 2021-03-15 | 一种鳍式场效应晶体管及其制作方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN113066724A CN113066724A (zh) | 2021-07-02 |
| CN113066724B true CN113066724B (zh) | 2022-07-05 |
Family
ID=76561412
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202110275282.6A Active CN113066724B (zh) | 2021-03-15 | 2021-03-15 | 一种鳍式场效应晶体管及其制作方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN113066724B (zh) |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8633076B2 (en) * | 2010-11-23 | 2014-01-21 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method for adjusting fin width in integrated circuitry |
| US8822320B2 (en) * | 2012-11-20 | 2014-09-02 | International Business Machines Corporation | Dense finFET SRAM |
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| CN113066724A (zh) | 2021-07-02 |
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