CN111435680B - 阶梯式元件及其制造方法 - Google Patents
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Abstract
本发明公开一种阶梯式元件及其制造方法，其中该阶梯式元件包括基底。位于主动区中的基底具有阶梯式结构。阶梯式结构的高度在通道宽度方向上从主动区的一端至另一端逐步降低。
Description
技术领域
本发明涉及一种元件及其制造方法，且特别是涉及一种阶梯式元件及其制造方法。
背景技术
目前随着半导体制造技术不断发展，在元件尺寸设计方面，制作工艺线宽逐年微缩。然而，尺寸微缩也衍生出各种问题。就通道宽度而言，尺寸微缩会造成通道宽度变窄，而使得元件的饱和漏极电流变小，进而造成元件性能降低。
发明内容
本发明提供一种阶梯式元件及其制造方法，其可有效地增加通道宽度，进而提升元件性能。
本发明提出一种阶梯式元件，包括基底。位于主动(有源)区中的基底具有阶梯式结构。阶梯式结构的高度在通道宽度方向上从主动区的一端至另一端逐步降低。
依照本发明的一实施例所述，在上述阶梯式元件中，阶梯式结构可为两阶式结构。阶梯式结构可包括彼此相连的第一阶与第二阶。
依照本发明的一实施例所述，在上述阶梯式元件中，还可包括栅极与介电层。栅极位于基底上。介电层位于栅极与基底之间。
本发明提出一种阶梯式元件的制造方法，包括以下步骤。提供基底。在基底中形成凹陷，而使得位于主动区中的基底具有阶梯式结构。阶梯式结构的高度在通道宽度方向上从主动区的一端至另一端逐步降低。
依照本发明的一实施例所述，在上述阶梯式元件的制造方法中，凹陷的形成方法可包括以下步骤。在基底上形成垫层。在垫层两侧的基底中形成隔离结构。隔离结构可突出于基底且可高于垫层。在垫层与隔离结构上形成掩模材料层。利用倾斜角离子注入法对部分掩模材料层进行掺杂制作工艺，而使得掩模材料层具有掺杂部与未掺杂部。掺杂部与未掺杂部在蚀刻制作工艺中的蚀刻速率不同。对掩模材料层进行蚀刻制作工艺，以移除掺杂部与未掺杂部中的一者，而形成暴露出部分垫层的掩模层。移除由掩模层所暴露出的部分垫层，而暴露出部分基底。移除由垫层所暴露出的部分基底，而在基底中形成凹陷。
依照本发明的一实施例所述，在上述阶梯式元件的制造方法中，部分基底的移除方法例如是干式蚀刻法。
依照本发明的一实施例所述，在上述阶梯式元件的制造方法中，在移除部分基底的步骤中，可同时移除掩模层。
依照本发明的一实施例所述，在上述阶梯式元件的制造方法中，其中掩模材料层的材料例如是非晶硅或多晶硅，且掺杂制作工艺所使用的掺质例如是硼(B)离子或氟化硼(BF2)离子。
依照本发明的一实施例所述，在上述阶梯式元件的制造方法中，蚀刻制作工艺例如是湿式蚀刻制作工艺，且湿式蚀刻制作工艺所使用的蚀刻剂例如是稀释的氨水(ammonia)或四甲基氢氧化铵(tetramethylammonium hydroxide，TMAH)。
依照本发明的一实施例所述，在上述阶梯式元件的制造方法中，还可包括以下步骤。在基底上形成介电层。在介电层上形成栅极。
基于上述，在本发明所提出的阶梯式元件及其制造方法中，位于主动区中的基底具有阶梯式结构，且阶梯式结构的高度在通道宽度方向上从主动区的一端至另一端逐步降低。因此，可在不影响元件关键尺寸的前提下，增加通道宽度。此外，通过通道宽度的增加，可提高饱和漏极电流，而使得设计的电路速度变快，进而提升元件性能。
为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合所附的附图作详细说明如下。
附图说明
图1A至图1H为本发明一实施例的阶梯式元件的制造流程剖视图；
图2为图1G的立体图；
图3为图1H的上视图。
符号说明
10：阶梯式元件
100：基底
102、104：垫材料层
102a、104a：垫层
106：隔离结构
108：掩模材料层
108a：掩模层
110：凹陷
112：通道
114：介电层
116：栅极
200：掺杂制作工艺
AA：主动区
CS：凹面
DL：通道长度方向
DW：通道宽度方向
SS：阶梯式结构
S1：第一阶
S2：第二阶
W：通道宽度
具体实施方式
图1A至图1H为本发明一实施例的阶梯式元件的制造流程剖视图。图2为图1G的立体图。图3为图1H的上视图。
请参照图1A，提供基底100。基底100可为半导体基底，如硅基底。接着，可在基底100上形成垫材料层102。垫材料层102的材料例如是氧化硅。垫材料层102的形成方法例如是热氧化法。然后，可在垫材料层102上形成垫材料层104。垫材料层104的材料例如是氮化硅。垫材料层104的形成方法例如是化学气相沉积法。
请参照图1B，可对垫材料层104与垫材料层102进行图案化制作工艺，而在基底100上形成垫层104a与垫层102a。举例来说，上述图案化制作工艺可通过光刻制作工艺与蚀刻制作工艺对垫材料层104与垫材料层102进行图案化。
接下来，可在垫层102a两侧的基底100中形成隔离结构106。隔离结构106可突出于基底100且可高于垫层102a。隔离结构106的材料例如是氧化硅。隔离结构106例如是通过浅沟槽隔离结构制作工艺所形成的浅沟槽隔离结构。此外，更可根据需求对隔离结构106进行调平制作工艺(leveling process)，以调整隔离结构106的高度。隔离结构106可在基底100中定义出主动区AA，且主动区AA可位于相邻的隔离结构106之间。
请参照图1C，移除垫层104a。垫层104a的移除方法例如是湿式蚀刻法。
随后，可在垫层102a与隔离结构106上形成掩模材料层108。在本实施例中，掩模材料层108可共形地形成在垫层102a与隔离结构106上，但本发明并不以此为限。此外，由于隔离结构106可突出于基底100且可高于垫层102a，因此可使得掩模材料层108在相邻的隔离结构106之间具有凹面CS。掩模材料层108的材料可为硅材料，例如是非晶硅或多晶硅。掩模材料层108的形成方法例如是化学气相沉积法。
请参照图1D，利用倾斜角离子注入法对部分掩模材料层108进行掺杂制作工艺200，而使得掩模材料层108具有掺杂部P1与未掺杂部P2。详细来说，在利用倾斜角离子注入法进行掺杂制作工艺200时，由于隔离结构106突出于基底100的部分可对离子束产生遮蔽效应，因此可只对部分掩模材料层108进行掺杂，而形成掺杂部P1与未掺杂部P2。此外，可通过倾斜角离子注入法的注入角度来调整离子注入的范围，因此可根据产品需求来调整掺杂部P1与未掺杂部P2的范围。掺杂制作工艺所使用的掺质例如是硼离子或氟化硼离子，但本发明并不以此为限。
另外，掺质可改变掺杂部P1中的掩模材料层108的蚀刻特性，而使得掺杂部P1与未掺杂部P2在蚀刻制作工艺中的蚀刻速率不同。在一实施例中，掺质会使得蚀刻制作工艺对掺杂部P1的蚀刻速率慢于对未掺杂部P2的蚀刻速率。在另一实施例中，掺质会使得蚀刻制作工艺对掺杂部P1的蚀刻速率快于对未掺杂部P2的蚀刻速率。
请参照图1E，对掩模材料层108进行蚀刻制作工艺，以移除掺杂部P1与未掺杂部P2中的一者，而形成暴露出部分垫层102a的掩模层108a。蚀刻制作工艺例如是湿式蚀刻制作工艺，且湿式蚀刻制作工艺所使用的蚀刻剂例如是稀释的氨水或四甲基氢氧化铵。
在本实施例中，蚀刻制作工艺对未掺杂部P2的移除速率可高于对掺杂部P1的移除速率，因此可移除未掺杂部P2，而由留下的掺杂部P1形成掩模层108a，但本发明并不以此为限。在其他实施例中，蚀刻制作工艺对掺杂部P1的移除速率可高于对未掺杂部P2的移除速率，因此可移除掺杂部P1，而由留下的未掺杂部P2形成掩模层108a。
此外，可通过掩模材料层108的材料、掺质种类及/或蚀刻剂种类的选择，来决定蚀刻制作工艺所要移除的对象。举例来说，在掩模材料层108的材料为非晶硅或多晶硅的情况下，可利用倾斜角离子注入法且以硼离子或氟化硼离子作为掺质，对部分掩模材料层108进行掺杂制作工艺，而使得掺杂部P1与未掺杂部P2在蚀刻制作工艺中的蚀刻速率不同。此外，由于稀释的氨水或四甲基氢氧化铵对掺杂硼离子或氟化硼离子的掺杂部P1的蚀刻速率较慢，且对未掺杂部P2的蚀刻速率较快，因此可使用稀释的氨水或四甲基氢氧化铵对掩模材料层108进行湿式蚀刻制作工艺，以移除未掺杂部P2，而留下掺杂部P1。
请参照图1F，可移除由掩模层108a所暴露出的部分垫层102a，而暴露出部分基底100。部分垫层102a的移除方法例如是湿式蚀刻法。
请参照图1G与图2，可移除由垫层102a所暴露出的部分基底100，而在基底100中形成凹陷110。部分基底100的移除方法例如是干式蚀刻法。此外，在移除部分基底100的步骤中，可同时移除掩模层108a。
藉此，可使得位于主动区AA中的基底100具有阶梯式结构SS。阶梯式结构SS的高度在通道宽度方向DW上从主动区AA的一端至另一端逐步降低。如此一来，可使得位于主动区AA中的通道112在通道宽度方向DW上呈现阶梯状，因此可有效地增加通道112的通道宽度W。通道宽度方向DW可相交于通道长度方向DL。在本实施例中，以通道宽度方向DW垂直于通道长度方向DL为例来进行说明，但本发明并不以此为限。一般而言，「通道长度方向DL」可定义为延伸通过源极区、通道区与漏极区的方向。此外，隔离结构106与主动区AA可在通道宽度方向DW上排列。
举例来说，阶梯式结构SS可为两阶式结构。在此情况下，阶梯式结构SS可包括彼此相连的第一阶S1与第二阶S2，且第一阶S1的顶面可高于第二阶S2的顶面。
然后，移除垫层102a。垫层102a的移除方法例如是湿式蚀刻法。此外，在移除垫层102a的步骤中，可同时移除部分隔离结构106，以调整隔离结构的高度。
请参照图1H与图3，可在基底100上形成介电层114。介电层114可作为栅介电层。介电层114的材料例如是氧化硅。介电层114的形成方法例如是热氧化法。
接着，可在介电层114上形成栅极116。栅极116的材料例如是掺杂多晶硅。栅极116的形成方法例如是组合使用沉积制作工艺、光刻制作工艺与蚀刻制作工艺。栅极116可在通道宽度方向DW上延伸且经过通道112与隔离结构106的上方。
在本实施例中，阶梯式元件10是以阶梯式晶体管为例，且用以完成晶体管的其他制作工艺步骤(如，形成源极与漏极的制作工艺)为所属技术领域具有通常知识者所周知，故于此省略其说明。
以下，通过图1H来说明本实施例的阶梯式元件10。此外，虽然阶梯式元件10的形成方法是以上述方法为例进行说明，但本发明并不以此为限。
请参照图1H，阶梯式元件10包括基底100，且还可包括栅极116与介电层114。位于主动区AA中的基底100具有阶梯式结构SS。阶梯式结构SS的高度在通道宽度方向DW上从主动区AA的一端至另一端逐步降低。栅极116位于基底100上。介电层114位于栅极与基底100之间。此外，阶梯式元件10中的各构件的详细内容已于上述实施例进行说明，于此不再说明。
基于上述实施例可知，在上述实施例的阶梯式元件10及其制造方法中，位于主动区AA中的基底100具有阶梯式结构SS，且阶梯式结构SS的高度在通道宽度方向DW上从主动区AA的一端至另一端逐步降低。因此，可在不影响元件关键尺寸的前提下，增加通道宽度。此外，通过通道宽度的增加，可提高饱和漏极电流，而使得设计的电路速度变快，进而提升元件性能。
在上述实施例中，阶梯式元件10虽然是以阶梯式晶体管为例，但本发明并不以此为限。在一些实施例中，阶梯式元件可以只包括图1G中的具有阶梯式结构SS的基底100，且可用以作为具有阶梯式结构SS的主动区AA。此外，上述具有阶梯式结构SS的主动区AA可应用于各种不同半导体元件中。在一些实施例中，阶梯式元件除了可包括图1G中的具有阶梯式结构SS的基底100之外，还可依据需求包括其他构件，而形成各种阶梯式半导体元件。
综上所述，在上述实施例的阶梯式元件及其制造方法中，可通过具有阶梯式结构的主动区来增加通道宽度，因此可提高饱和漏极电流，而使得设计的电路速度变快，进而提升元件性能。
虽然结合以上实施例公开了本发明，然而其并非用以限定本发明，任何所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，可作些许的更动与润饰，故本发明的保护范围应当以附上的权利要求所界定的为准。
Claims (9)
1.一种阶梯式元件的制造方法，包括：
提供基底；
在所述基底上形成垫层；
在所述垫层两侧的所述基底中形成隔离结构，其中所述隔离结构突出于所述基底且高于所述垫层；
在所述垫层与高于所述垫层的所述隔离结构上形成掩模材料层；
利用倾斜角离子注入法对部分所述掩模材料层进行掺杂制作工艺，而使得所述掩模材料层具有掺杂部与未掺杂部，其中所述掺杂部与所述未掺杂部在蚀刻制作工艺中的蚀刻速率不同；
对所述掩模材料层进行所述蚀刻制作工艺，以移除所述掺杂部与所述未掺杂部中的一者，而形成暴露出部分所述垫层的掩模层；
移除由所述掩模层所暴露出的部分所述垫层，而暴露出部分所述基底；以及
移除由所述垫层所暴露出的部分所述基底，而在所述基底中形成凹陷，而使得位于主动区中的所述基底具有阶梯式结构，且所述阶梯式结构的高度在通道宽度方向上从所述主动区的一端至另一端逐步降低。
2.如权利要求1所述的阶梯式元件的制造方法，其中部分所述基底的移除方法包括干式蚀刻法。
3.如权利要求1所述的阶梯式元件的制造方法，其中在移除部分所述基底的步骤中，同时移除所述掩模层。
4.如权利要求1所述的阶梯式元件的制造方法，
其中所述掩模材料层的材料包括非晶硅或多晶硅，且所述掺杂制作工艺所使用的掺质包括硼离子或氟化硼离子。
5.如权利要求4所述的阶梯式元件的制造方法，
其中所述蚀刻制作工艺包括湿式蚀刻制作工艺，且所述湿式蚀刻制作工艺所使用的蚀刻剂包括稀释的氨水或四甲基氢氧化铵。
6.如权利要求1所述的阶梯式元件的制造方法，还包括：
在所述基底上形成介电层；以及
在所述介电层上形成栅极。
7.一种由权利要求1至6中任一项所述的制造方法制造的阶梯式元件，其特征在于，包括基底，其中位于主动区中的所述基底具有阶梯式结构，且所述阶梯式结构的高度在通道宽度方向上从所述主动区的一端至另一端逐步降低。
8.如权利要求7所述的阶梯式元件，其中所述阶梯式结构包括两阶式结构，且所述阶梯式结构包括彼此相连的第一阶与第二阶。
9.如权利要求7所述的阶梯式元件，还包括：
栅极，位于所述基底上；以及
介电层，位于所述栅极与所述基底之间。
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