CN103578921A - 图案化工艺 - Google Patents

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Abstract

本发明提供一种图案化工艺,包括在一待定义层上形成一具有多个第一开口部的第一掩模层。在第一掩模层上及第一开口部内顺应性形成一第二掩模层。对第二掩模层实施一斜角离子注入,以在第二掩模层形成多个掺杂区域及多个未掺杂区域。蚀刻去除未掺杂区域,以形成多个第二开口部,其中第二开口部小于第一开口部的底部面积。随后,蚀刻第二开口部下方的待定义层。本发明所提供的图案化工艺具有较大的工艺弹性。此外,本发明所提供的工艺可与现行工艺相容,且可在无须使用电子束直写、软X射线、极紫外光等方法的条件下制作出小于关键尺寸的图案,故可节省时间及生产成本,也可避免光学效应不理想的问题。

Description

图案化工艺
技术领域
本发明涉及一种半导体技术,尤其涉及一种图案化工艺。
背景技术
图案化工艺广泛应用于电子装置的制作中,用以形成各种集成电路元件的图案。常见的图案化工艺包括一光学光刻工艺(photolithography),其利用将一感光材料层(例如光致抗蚀剂)直接或间接形成于待定义层上,接着借由一光源通过光掩模曝光此感光材料层,再配合一显影工艺而将光掩模上的图案转移至此感光材料。此图案化的感光材料层可用以形成各种掩模图案或电路图案,例如用以形成一图案化的硬掩模层、介电层、或绝缘层等等。
由于光学光刻工艺需要借由光线使感光材料层感光,故其图案尺寸会受限于使用的光线波长。也就是说,光学光刻工艺能力存在机台及物理上的限制,而使关键尺寸(critical dimension,CD)难以进一步缩小。但随着电子装置的尺寸微缩,急需可突破上述限制的图案化方法,目前已发展出的方法包括借由改良光掩模设计、曝光方式、或使用更小波长的曝光光源以突破工艺微缩极限,例如以电子束直写(e-beam direct-write lithography,EBL)的方式在不使用光掩模的情况下直接将图案制作在感光材料层上,或是使用软X射线(soft X-ray)、极紫外光(extreme UV radiation,EUV)作为光源等等,以得到更精密的图案尺寸。但上述方法具有耗时、生产成本过高、或光学效应不理想的问题,因此寻求一工艺简单、生产成本低且可制作出更小关键尺寸的图案化方法仍为致力解决的目标。
发明内容
为了解决现有技术的问题,本发明一实施例提供一种图案化工艺,包括:在一待定义层上形成一第一掩模层,该第一掩模层具有多个第一开口部;在该第一掩模层上及所述多个第一开口部内顺应性形成一第二掩模层;对该第二掩模层实施一斜角离子注入,以在该第二掩模层形成多个掺杂区域及多个未掺杂区域,所述多个未掺杂区域分别位于所述多个第一开口部上方,且每一未掺杂区域小于每一第一开口部的底部面积;蚀刻去除所述多个第二掩模层的未掺杂区域,以在该第二掩模层内形成多个第二开口部,其中每一第二开口部小于每一第一开口部的底部面积;以及蚀刻所述多个第二开口部下方的该待定义层。
本发明所提供的图案化工艺具有较大的工艺弹性。此外,本发明所提供的工艺可与现行工艺相容,且可在无须使用电子束直写、软X射线、极紫外光等方法的条件下制作出小于关键尺寸的图案,故可节省时间及生产成本,也可避免光学效应不理想的问题。
为让本发明的上述和其他目的、特征、和优点能更明显易懂,下文特举出优选实施例,并配合所附附图,作详细说明如下:
附图说明
图1A~图1F示出根据本发明实施例的图案化工艺剖面示意图。
附图标记说明如下:
100~基板
102~待定义层
102a~图案化的待定义层
104a~第一掩模层
104b~第一开口部
106~第二掩模层
106a~第二掩模层的掺杂区域
106b~第二掩模层的未掺杂区域
106b’~第二开口部
110~斜角离子注入
θ~倾斜注入角度
具体实施方式
本发明提供数个实施例用以说明本发明的技术特征,实施例的内容及绘制的附图仅作为例示说明,并非用以限缩本发明保护范围。附图中可能省略非必要元件,不同特征可能并未按照比例绘制,仅用于说明。本发明所揭示内容可能在不同实施例中使用重复的元件符号,并不代表不同实施例或附图间具有关联。此外,一元件形成于另一元件“上方”、“之上”、“下方”或“之下”可包含两元件直接接触的实施例,或也可包含两元件之间夹设有其它额外元件的实施例。各种元件可能以任意不同比例显示以使图示清晰简洁。
本发明提供一种图案化工艺,以解决公知受曝光机台或物理限制而使装置关键尺寸无法进一步微缩的问题。图1A至图1F示出根据本发明实施例的图案化工艺剖面示意图,参照图1A,为一剖面图,用以说明根据本发明所提供的图案化方法中间步骤的一实施例。于此步骤中,提供一待定义层102,待定义层102可形成于一基板100上或为基板本身。接着于待定义层102上形成具有多个第一开口部104b的第一掩模层104a,第一掩模层104a的材料可包括氧化硅、氮化硅、氮氧化硅、前述的组合、或其它适当材料。第一掩模层104a可使用任何适当方法形成,例如一等离子体辅助化学气相沉积法(plasma-enhanced chemical vapor deposition,PECVD)或一低压化学气相沉积法(low-pressure chemical vapor deposition,LPCVD)。可使用公知的光刻及蚀刻工艺图案化上述第一掩模层104a。举例来说,光刻工艺可包括曝光及显影,蚀刻工艺可包括干蚀刻、湿蚀刻、或前述的组合。
多个第一开口部104b由上述光刻及蚀刻步骤中第一掩模层104a受蚀刻而露出底部待定义层102的部分所构成,这些第一开口部104b的外形不限,例如其平面外形可为线状、方格状、或其他任何适当外形。在一实施例中,第一开口部104b为有序排列的线状开口。
接着,请参照于图1B,在第一掩模层104a上及第一开口部104b内顺应性形成一第二掩模层106。第二掩模层106可包括一未掺杂的多晶硅,其可使用一低压化学气相沉积(LPCVD)步骤形成。随后请参照图1C,在形成第二掩模层106后,对此第二掩模层106实施一斜角离子注入110,以在此第二掩模层106形成多个掺杂区域106a及多个未掺杂区域106b。斜角离子注入110可具有一倾斜注入角度θ介于15°~60°之间。斜角离子注入110可使用硼离子、二氟化硼离子、或前述的组合作为掺杂物。借由一倾斜注入角度θ,在第一开口部104b上方的第二掩模层106的部分区域因受到第一开口部104b侧壁的遮蔽而不会遭受到离子注入,使此区域成为一未掺杂区域106b。在一实施例中,使用二氟化硼离子作为掺杂物,对第二掩模层106进行掺杂,以分别于各个第一开口部104b上方形成未掺杂区域106b,且每一未掺杂区域106b小于每一第一开口部104b的底部面积。
由于在多晶硅中掺杂三族元素可改变其蚀刻反应性,因此可促进或抑制此掺杂的多晶硅对特定蚀刻物质的蚀刻速率,使通过斜角离子注入110在第二掩模层106所形成的掺杂区域106a及未掺杂区域106b可具有不同的蚀刻选择比。因此,如第1D图所示,在对包含多个掺杂区域106a及多个未掺杂区域106b的多晶硅层106进行一蚀刻步骤(例如一湿蚀刻步骤)时,可选择性去除第二掩模层106的未掺杂区域106b,而在第二掩模层106内形成图案化的第二掩模层(即,掺杂区域)106a及多个第二开口部106b’,且每一第二开口部106b’小于每一第一开口部104b的底部面积。上述蚀刻步骤可包括使用氢氧化铵溶液、氢氧化钾溶液、四甲基氢氧化铵溶液、或乙二胺邻苯二酚溶液作为蚀刻液,此湿蚀刻步骤的温度可为室温(例如25℃),蚀刻时间则设定为过蚀刻工艺的一半时间。在多晶硅中掺杂硼离子会抑制上述蚀刻液的蚀刻速率,而使未掺杂硼离子的区域(例如,未掺杂区域106b)以较快的蚀刻速率被去除。
借由选择适当斜角离子注入110的掺杂物搭配适当蚀刻液,可在各个第一开口部104b内形成小于第一开口部104b的底部面积的第二开口部106b’,使第二掩模层106a可作为待定义层102的蚀刻掩模,如图1E所绘示。此待定义层102a的蚀刻步骤可包括一干蚀刻步骤,例如溅击蚀刻(SputterEtching)、离子束蚀刻(Ion Beam Etching)、等离子体蚀刻(Plasma Etching)、或反应性离子蚀刻(Reactive Ion Etching,RIE)。此干蚀刻步骤可依据待定义层102的材料选择使用的蚀刻气体,在一实施例中,使用氧化硅作为待定义层102,并使用含氟气体(例如CF4、CHF3)、含氯气体(例如CCl4)、或前述的组合作为蚀刻气体进行蚀刻。完成待定义层102a的蚀刻步骤后,移除待定义层102a上方的第一掩模层104a及第二掩模层106a,以得到图案化的待定义层102a,其结果如图1F所示。在一实施例中,使用低压化学气相沉积的氮化硅作为第一掩模层104a,多晶硅作为第二掩模层106a,并可使用缓冲二氧化硅蚀刻液(buffered oxide etch,BOE)移除作为第二掩模层106a的多晶硅层,并可以氢氟酸(HF)溶液或140℃以上的热磷酸溶液移除作为第一掩模层104a的氮化硅层。
本发明所提供的图案化工艺不限于使用在特定结构,故具有较大的工艺弹性。此外,本发明所提供的工艺可与现行工艺相容,且可在无须使用电子束直写、软X射线、极紫外光等方法的条件下制作出小于关键尺寸的图案,故可节省时间及生产成本,也可避免光学效应不理想的问题。
虽然本发明已以数个优选实施例披露如上,然其并非用以限定本发明,任何本领域普通技术人员,在不脱离本发明的精神和范围内,当可作任意的更动与润饰,因此本发明的保护范围当视所附的权利要求所界定的范围为准。

Claims (10)

1.一种图案化工艺,其特征在于,包括:
在一待定义层上形成一第一掩模层,该第一掩模层具有多个第一开口部;
在该第一掩模层上及所述多个第一开口部内顺应性形成一第二掩模层;
对该第二掩模层实施一斜角离子注入,以在该第二掩模层形成多个掺杂区域及多个未掺杂区域,所述多个未掺杂区域分别位于所述多个第一开口部上方,且每一未掺杂区域小于每一第一开口部的底部面积;
蚀刻去除所述第二掩模层的未掺杂区域,以在该第二掩模层内形成多个第二开口部,其中每一第二开口部小于每一第一开口部的底部面积;以及
蚀刻所述多个第二开口部下方的该待定义层。
2.根据权利要求1所述的图案化工艺,其特征在于,该第二掩模层包括未掺杂的多晶硅。
3.根据权利要求1所述的图案化工艺,其特征在于,该斜角离子注入包括使用硼离子、二氟化硼离子、或前述的组合作为掺杂物。
4.根据权利要求1所述的图案化工艺,其特征在于,该斜角离子注入具有一倾斜注入角度介于15°~60°之间。
5.根据权利要求1所述的图案化工艺,其特征在于,通过一湿蚀刻步骤蚀刻去除该第二掩模层的所述多个未掺杂区域。
6.根据权利要求5所述的图案化工艺,其特征在于,该湿蚀刻步骤包括使用氢氧化铵溶液、氢氧化钾溶液、四甲基氢氧化铵溶液、或乙二胺邻苯二酚溶液作为蚀刻液。
7.根据权利要求1所述的图案化工艺,其特征在于,通过一低压化学气相沉积步骤形成该第二掩模层。
8.根据权利要求1所述的图案化工艺,其特征在于,该第一掩模层包括氮化硅。
9.根据权利要求1所述的图案化工艺,其特征在于,该待定义层包括氧化硅。
10.根据权利要求1所述的图案化工艺,其特征在于,通过一干蚀刻步骤蚀刻该待定义层。
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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111435680A (zh) * 2019-01-14 2020-07-21 力晶科技股份有限公司 阶梯式元件及其制造方法
CN111668093A (zh) * 2019-03-07 2020-09-15 中芯国际集成电路制造(上海)有限公司 半导体器件及其形成方法
CN113823591A (zh) * 2020-06-18 2021-12-21 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
CN115223984A (zh) * 2021-04-15 2022-10-21 中芯国际集成电路制造(上海)有限公司 半导体结构的形成方法
TWI825380B (zh) * 2016-03-08 2023-12-11 美商瓦里安半導體設備公司 對襯底進行加工的方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040002203A1 (en) * 2002-07-01 2004-01-01 International Business Machines Corporation Method of making sub-lithographic features
US20070032038A1 (en) * 2005-08-02 2007-02-08 Nanya Technology Corporation Method for forming recesses
US20090149024A1 (en) * 2007-12-07 2009-06-11 Chien-Er Huang Pattering method for a semiconductor substrate
CN101556918A (zh) * 2008-04-08 2009-10-14 南亚科技股份有限公司 提高半导体图形分辨率的方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040002203A1 (en) * 2002-07-01 2004-01-01 International Business Machines Corporation Method of making sub-lithographic features
US20070032038A1 (en) * 2005-08-02 2007-02-08 Nanya Technology Corporation Method for forming recesses
US20090149024A1 (en) * 2007-12-07 2009-06-11 Chien-Er Huang Pattering method for a semiconductor substrate
CN101556918A (zh) * 2008-04-08 2009-10-14 南亚科技股份有限公司 提高半导体图形分辨率的方法

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI825380B (zh) * 2016-03-08 2023-12-11 美商瓦里安半導體設備公司 對襯底進行加工的方法
CN111435680A (zh) * 2019-01-14 2020-07-21 力晶科技股份有限公司 阶梯式元件及其制造方法
CN111435680B (zh) * 2019-01-14 2023-07-14 力晶积成电子制造股份有限公司 阶梯式元件及其制造方法
CN111668093A (zh) * 2019-03-07 2020-09-15 中芯国际集成电路制造(上海)有限公司 半导体器件及其形成方法
CN111668093B (zh) * 2019-03-07 2023-09-19 中芯国际集成电路制造(上海)有限公司 半导体器件及其形成方法
CN113823591A (zh) * 2020-06-18 2021-12-21 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
CN113823591B (zh) * 2020-06-18 2023-06-06 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
CN115223984A (zh) * 2021-04-15 2022-10-21 中芯国际集成电路制造(上海)有限公司 半导体结构的形成方法

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