KR100759616B1

KR100759616B1 - 패턴 형성 방법 및 반도체 장치의 제조 방법

Info

Publication number: KR100759616B1
Application number: KR1020060023863A
Authority: KR
Inventors: 오사무 미야가와; 히데끼 오구마
Original assignee: 가부시끼가이샤 도시바
Priority date: 2005-03-16
Filing date: 2006-03-15
Publication date: 2007-09-17
Also published as: US20060216938A1; US7312158B2; KR20060100251A; JP4619839B2; JP2006261307A

Abstract

본 발명은 기판의 주면에 제1 및 제2 막을 차례로 형성하는 것, 상기 제2 막 상에 레지스트막을 형성하는 것, 상기 레지스트막을 패터닝하여 제1 패턴을 형성하는 것, 상기 제1 패턴에 에칭 처리를 실시하여, 상기 제1 패턴의 라인의 폭을 좁게 하는 것, 상기 라인의 폭이 좁아진 제1 패턴을 마스크로서 이용하여 상기 제2 막을 에칭하고, 상기 제1 패턴의 형상이 전사된 제2 패턴을 형성하는 것, 상기 제2 패턴을 피복하도록 상기 기판 상에 제3 막을 형성하는 것, 상기 제2 패턴의 라인의 간극에 대응하는 상기 제3 막의 오목부에 제4 막을 매립하는 것, 및 상기 제4 막의 양측의 상기 제3 막의 부분, 및 상기 제3 막의 아래에 있는 상기 제1 막의 부분을 에칭에 의해 제거하여, 제3 패턴을 형성하는 것을 구비하는 패턴 형성 방법이다.

게이트 절연막, 게이트 전극막, 실리콘 기판, 플라즈마 에칭, 다결정 실리콘막

Description

패턴 형성 방법 및 반도체 장치의 제조 방법{PATTERN FORMING METHOD AND METHOD OF MANUFACTURING SEMICONDUCTOR DEVICE}

도 1은 본 발명의 일 실시 형태에 따른 패턴 형성 방법을 공정 순으로 도시한 단면도.

도 2는 본 발명의 일 실시 형태에 따른 패턴 형성 방법을 공정 순으로 도시한 단면도.

도 3은 본 발명의 일 실시 형태에 따른 패턴 형성 방법을 공정 순으로 도시한 단면도.

도 4는 본 발명의 일 실시 형태에 따른 패턴 형성 방법을 공정 순으로 도시한 단면도.

도 5는 본 발명의 일 실시 형태에 따른 패턴 형성 방법을 공정 순으로 도시한 단면도.

도 6은 본 발명의 일 실시 형태에 따른 패턴 형성 방법을 공정 순으로 도시한 단면도.

도 7은 본 발명의 일 실시 형태에 따른 패턴 형성 방법을 공정 순으로 도시한 단면도.

도 8은 본 발명의 일 실시 형태에 따른 패턴 형성 방법을 공정 순으로 도시 한 단면도.

도 9는 본 발명의 일 실시 형태에 따른 패턴 형성 방법을 공정 순으로 도시한 단면도.

도 10은 본 발명의 일 실시 형태에 따른 패턴 형성 방법을 공정 순으로 도시한 단면도.

도 11은 본 발명의 다른 실시 형태에 따른 패턴 형성 방법을 공정 순으로 도시한 단면도.

도 12는 본 발명의 다른 실시 형태에 따른 패턴 형성 방법을 공정 순으로 도시한 단면도.

<도면의 주요부분에 대한 부호의 설명>

9:게이트 절연막

10:게이트 전극막

11:실리콘 기판

12:TEOS막

13, 19:다결정 실리콘막

14:레지스트막

15, 16:제1 패턴

17:제2 패턴

18:BSG막

20, 30:제3 패턴

20a:제1 라인

20b:제2 라인

21:표면

22:단차

L1, L2:라인 폭

L3:슬리밍 폭

S1, S2, S3:스페이스 폭

T1:막 두께

[특허 문헌 1] 미국 특허 제6,063,688호 공보

[특허 문헌 2] 미국 특허 제6,638,441호 공보

본 발명은, 패턴 형성 방법 및 반도체 장치의 제조 방법에 관한 것으로, 특히 반도체 장치의 제조에 이용되는 미세한 패턴의 형성에 관한 것이다.

반도체 장치의 제조 공정에서, 반도체 기판 상에 패턴을 형성하는 방법으로서, 포토리소그래피 기술이 널리 이용되고 있다.

포토리소그래피 기술에서는, 광의 회절 효과 때문에 광의 파장으로 결정되는 해상 한계가 있으므로, 반도체 장치의 고집적화에 수반하여 요구되고 있는, 해상 한계 이하의 미세한 패턴을 형성하는 것이 곤란하다.

이에 대하여, 포토리소그래피 기술에서도 광의 파장에 의한 해상 한계를 초과하는 미세한 패턴을 형성하는 방법이 알려져 있다(예를 들면, 특허 문헌 1 및 특허 문헌 2 참조).

특허 문헌 1에 개시된 패턴의 형성 방법은, 포토리소그래피법에 의해 기판 상에 실리콘 질화막의 제1 패턴을 형성한 후, 제1 패턴의 측벽에 실리콘 산화막의 제1 측벽막을 형성하고, 제1 패턴을 제거함으로써 실리콘 산화막의 제2 패턴을 형성한다. 다음으로, 이 새로운 제2 패턴의 측벽에 실리콘 질화막의 제2 측벽막을 형성하고, 제2 패턴을 제거함으로써, 제1 패턴의 1/4의 피치를 갖는 미세한 제3 패턴을 형성하는 것이다.

또한, 특허 문헌 2에 개시된 패턴의 형성 방법은, 포토리소그래피법에 의해 기판 상에 레지스트의 제1 패턴을 형성한 후, 제1 패턴의 측벽에 유전체의 제1 측벽막을 형성하고, 이간하여 대향한 제1 유전체 측벽막의 간극을 폴리머로 매립한다. 다음으로, 제1 패턴을 제거함으로써, 인접하는 유전체 측벽막 사이의 간극이 폴리머로 매립된 구조의 제2 패턴을 형성한다. 다음으로, 제2 패턴의 측벽에 폴리머의 제2 측벽막을 형성하고, 이간하여 대향한 폴리머의 제2 측벽막의 간극에 유전체막을 매립한 후, 폴리머를 제거함으로써 제2 패턴에 유전체막의 라인이 추가된 상태로 되고, 이에 의해 제1 패턴의 1/3의 피치를 갖는 미세한 제2 패턴이 형성되는 것이다.

그러나, 특허 문헌 1 및 특허 문헌 2에 개시된 패턴의 형성 방법에서는, 형성한 막을 기판 표면에 도달할 때까지 에칭하는 공정을 복수 갖고 있기 때문에, 공정 수가 증대한다고 하는 문제가 있다.

또한, 형성한 막을 기판 표면에 도달할 때까지 에칭 제거할 때에는, 노출된 기판 표면이 약간이지만 에칭되기 때문에, 에칭하는 공정이 많을수록 기판 표면에 깊은 단차, 및 패턴의 라인의 양측에 비대칭인 단차가 발생한다고 하는 문제가 있다.

그 결과, 이 패턴을 마스크로 하여 기판에 미세 패턴을 형성하는 경우에, 이 단차에 의해 가공 정밀도가 저하하여, 반도체 장치의 특성에 영향을 미칠 우려가 있다.

예를 들면, 이 패턴을 마스크로서 이용하여 RIE법에 의해 게이트 전극 재료를 에칭하는 경우, 게이트 전극 재료의 표면에 발생한 비대칭인 단차에 의해 단차의 최심부에서는 다른 부분보다도 먼저 게이트 절연막이 노출되게 된다.

최근의 반도체 장치의 미세화에 수반하여, 게이트 절연막은 1㎚ 정도로 매우 얇기 때문에, 오버 에칭에 의해 먼저 노출된 게이트 절연막이 파괴될 우려가 있다.

본 발명의 일 국면에 따르면, 기판의 주면에 제1 및 제2 막을 차례로 형성하는 것, 상기 제2 막 상에 레지스트막을 형성하는 것, 상기 레지스트막을 패터닝하여 제1 패턴을 형성하는 것, 상기 제1 패턴에 에칭 처리를 실시하여, 상기 제1 패턴의 라인의 폭을 좁게 하는 것, 상기 라인의 폭이 좁아진 제1 패턴을 마스크로서 이용하여 상기 제2 막을 에칭하고, 상기 제1 패턴의 형상이 전사된 제2 패턴을 형성하는 것, 상기 제2 패턴을 피복하도록 상기 기판 상에 제3 막을 형성하는 것, 상기 제2 패턴의 라인의 간극에 대응하는 상기 제3 막의 오목부에 제4 막을 매립하는 것, 및 상기 제4 막의 양측의 상기 제3 막의 부분, 및 상기 제3 막의 아래에 있는 상기 제1 막의 부분을 에칭에 의해 제거하여, 제3 패턴을 형성하는 것을 구비하는 패턴 형성 방법이 제공된다.

본 발명의 다른 국면에 따르면, 기판의 주면에 게이트 절연막 및 게이트 전극막을 차례로 형성하는 것, 상기 게이트 전극막 상에 제1 및 제2 막을 차례로 형성하는 것, 상기 제2 막 상에 레지스트막을 형성하는 것, 상기 레지스트막을 패터닝하여 제1 패턴을 형성하는 것, 상기 제1 패턴에 에칭 처리를 실시하여, 상기 제1 패턴의 라인의 폭을 좁게 하는 것, 상기 라인의 폭이 좁아진 제1 패턴을 마스크로서 이용하여 상기 제2 막을 에칭하고, 상기 제1 패턴의 형상이 전사된 제2 패턴을 형성하는 것, 상기 제2 패턴을 피복하도록 상기 기판 상에 제3 막을 형성하는 것, 상기 제2 패턴의 라인의 간극에 대응하는 상기 제3 막의 오목부에 제4 막을 매립하는 것, 상기 제4 막의 양측의 상기 제3 막의 부분, 및 상기 제3 막의 아래에 있는 상기 제1 막의 부분을 에칭에 의해 제거하여, 제3 패턴을 형성하는 것, 및 상기 제3 패턴을 마스크로서 이용하여 상기 게이트 전극막을 에칭하여 게이트 전극을 형성하는 것을 구비하는 반도체 장치의 제조 방법이 제공된다.

<발명을 실시하기 위한 최선의 형태>

이하, 본 발명의 일 실시 형태에 대하여 도면을 참조하여 설명한다.

도 1∼도 9는, 본 발명의 일 실시 형태에 따른 패턴 형성 방법을 공정 순으로 도시한 단면도이다.

도 1에 도시한 바와 같이, 기판으로서, 예를 들면 게이트 절연막(9)과 게이트 전극막(10)이 적층된 실리콘 기판(11)을 준비하고, 게이트 전극막(10) 상에 제1 막, 예를 들면 CVD(Chemical Vapor Deposition)법에 의해 두께 200㎚ 정도의 TEOS(Tetraethyl 0rtho Silicate)막(12)을 형성하고, TEOS막(12) 상에 제2 막, 예를 들면 CVD법에 의해 두께 50㎚ 정도의 다결정 실리콘막(13)을 형성한다.

이어서, 도 2에 도시한 바와 같이, 다결정 실리콘막(13) 상에 레지스트막(14)을, 예를 들면 300㎚ 정도의 두께로 형성한다.

다음으로, 도 3에 도시한 바와 같이, 포토리소그래피법에 의해, 레지스트막(14)에 노광 장치에 이용하는 광의 파장에 의해 정해지는 해상 한계에 가까운, 예를 들면 60㎚ 정도의 라인 폭 L1과, 이 라인 폭 L1과 거의 동일한 스페이스 폭 S1을 갖는 제1 패턴(15)을 형성한다.

그 후, 도 4에 도시한 바와 같이, 제1 패턴(15)에, 예를 들면 산소 플라즈마를 이용한 플라즈마 에칭을 실시함으로써, 라인의 폭을 좁게 하는, 소위 슬리밍 처리를 실시하여, 라인 폭 L2, 스페이스 폭 S2를 갖는 제1 패턴(16)으로 변환한다.

즉, 제1 패턴(15)의 라인을, 슬리밍 폭 L3이 예를 들면 L1의 1/4인 15㎚ 정도로 되도록 에칭함으로써, 라인 폭 L2가 라인 폭 L1의 1/2인 30㎚ 정도, 스페이스 폭 S2가 스페이스 폭 S1의 3/2인 90㎚ 정도의 제1 패턴(16)이 얻어진다.

이어서, 제1 패턴(16)을 마스크로서 이용하고, 예를 들면 HBr을 포함하는 가 스를 이용한 RIE(Reactive Ion Etching)에 의해, 다결정 실리콘막(13)을 에칭하여, 도 5에 도시한 바와 같이, 제1 패턴(16)의 패턴 형상이 전사된 제2 패턴(17)을 형성한다. 그 후, 제1 패턴(16)은 제거한다.

다음으로, 도 6에 도시한 바와 같이, 제2 패턴(17) 전체를 피복하도록, 예를 들면 CVD법에 의해, 제3 막으로서 BSG(Boron Silicate Glass)막(18)을 전체 면에 형성한다. 이 때, 제2 패턴(17)의 라인 측벽에 형성된 BSG막의 막 두께 T1이 제2 패턴(17)의 라인 폭 L2(30㎚)와 거의 동일하게 되도록 한다. 그 결과, 제2 패턴(17)의 인접하는 라인(17a, 17b) 사이의 간극의 폭 S3도 제2 패턴(17)의 스페이스 폭 S2의 1/3인 30㎚로 되어, 라인 폭 L2와 거의 동일하게 된다.

그리고, 도 7에 도시한 바와 같이, 제2 패턴(17)의 라인 사이의 간극을 충전하도록, 예를 들면 CVD법에 의해, 제4 막으로서 다결정 실리콘막(19)을 전체 면에 형성한다. 그 후, 도 8에 도시한 바와 같이, 예를 들면 CMP(Chemical Mechanical Polishing)법에 의해, 제2 패턴(17)의 상면이 노출될 때까지 다결정 실리콘막(19) 및 BSG막(18)을 연마하여, BSG막(18) 및 다결정 실리콘막(19)의 상부를 제거한다. 이에 의해, 다결정 실리콘막(19)이 제2 패턴(17)의 라인 사이의 간극에 매립된 구조가 얻어진다.

다음으로, 제2 패턴(17)을 마스크로서 이용하여, 예를 들면 C₄F₈ 가스를 이용한 RIE를 전체 면에 실시하고, 도 9에 도시한 바와 같이, 제2 패턴(17)의 라인 사이의 간극에 충전된 다결정 실리콘막(19)의 양측의 BSG막(18) 및 BSG막(18)의 하 층의 TEOS막(12)을, 게이트 전극막(10)의 표면에 도달할 때까지 제거한다.

이에 의해, TEOS막(12)과 다결정 실리콘막(13)이 차례로 적층된 제1 라인(20a)과, TEOS막(12)과 BSG막(18)과 다결정 실리콘막(19)이 차례로 적층된 제2 라인(20b)이, 서로 인접하여, 게이트 전극막(10)의 표면에 형성되고, 라인 폭 L2, 라인 폭 L2와 거의 동일한 스페이스 폭 S3을 갖는 제3 패턴(20)이 얻어진다. 즉, 제3 패턴(20)은, 제1 패턴(15)의 피치의 1/2의 피치를 갖고 있어, 포토리소그래피법의 해상 한계를 초과하는 미세한 패턴을 형성하는 것이 가능하다.

여기서, 도 10에 도시한 바와 같이, BSG막(18) 및 BSG막(18)의 하층의 TEOS막(12)을 게이트 전극막(10)의 표면(21)에 도달할 때까지 에칭할 때에, 노출된 게이트 전극막(10)의 표면(21)이 약간이지만 에칭되어, 단차(22)가 발생하는데, 본 실시 형태에서는, 게이트 전극막(10)의 표면(21)까지 에칭하는 공정은 1회뿐으로, 기판의 표면까지 에칭하는 공정을 복수 갖는 방법에 비하여, 단차(22)의 발생은 최소한으로 억제되고, 또한 패턴 형성 후의 표면(21) 상에는 비대칭인 단차가 발생하지 않는다.

다음으로, 제3 패턴(20)을 마스크로서 이용하여, 실리콘 기판(11) 상의 게이트 전극막(10)을 에칭함으로써, 미세한 게이트 전극을 형성하고, 더욱 통상적인 방법에 의해 MOS 트랜지스터를 제조할 수 있다.

이상 설명한 바와 같이, 본 실시 형태에 따르면, 포토리소그래피법의 해상 한계에 가까운 라인의 폭을 에칭에 의해 더욱 좁게 한 제1 패턴(16)을 제2 패턴(17)에 전사하고, 제2 패턴(17)의 라인 사이에 동일한 폭의 라인을 매립하여 추가 형성하였기 때문에, 제1 패턴(15)의 1/2의 피치를 갖고, 포토리소그래피법의 해상 한계를 초과하는 미세한 패턴을 형성할 수 있다.

그 결과, 미세한 게이트 전극을 갖는 MOS 트랜지스터를 형성할 수 있다. 따라서, 미세화에 의해 칩 사이즈가 작고 집적도가 높은 반도체 장치를 얻을 수 있다.

여기서는, 제1 패턴(15)의 1/2의 피치를 갖는 제3 패턴(20)을 형성하는 경우에 대하여 설명했지만, 본 발명은 이것에 한정되는 것이 아니라, 목적에 맞게 스페이스 폭 S1, 슬리밍 폭 L3, 막 두께 T1 등은 적절하게 변경할 수 있다.

또한, 제2 패턴(17)이 노출될 때까지 기판(11)의 표면을 연마하여 BSG막(18) 및 다결정 실리콘막(19)의 상부를 제거하는 경우에 대해 설명했지만, 도 11에 도시한 바와 같이, 다결정 실리콘막(19)의 상부만을 제거하여 BSG막(18)을 노출시켜도 상관없다.

이에 따르면, 도 12에 도시한 바와 같이, BSG막(18)의 막 두께 T1분의 단차를 갖는 제3 패턴(30)이 얻어지고, CMP 공정을 단축할 수 있는 이점이 있다.

또한, 제1 및 제3 막으로서, TEOS막(12) 및 BSG막(18)을 이용하는 경우에 대하여 설명했지만, 제2 및 제4 막인 다결정 실리콘막(13, 19)보다 큰 에칭 레이트가 얻어지는 막이면 되고, PSG(Phosphor Silicate Glass)막 혹은 실리콘 질화막이라도 상관없다.

즉, 제1 및 제3 막으로서는, 제2 및 제4 막과 상이한 에칭 선택비를 갖는 것이면 특별히 한정되지 않고, 실리콘 산화막 및 실리콘 질화막 중에서 상호 동종 혹 은 이종의 것을 이용할 수 있다.

또한, 제2 및 제4 막으로서도, 다결정 실리콘막이나 아몰퍼스 실리콘막 등의 실리콘막 중에서 상호 동종 혹은 이종의 것을 선택하는 것이 가능하다.

금회 개시된 실시예는 모든 점에서 예시이고 제한적인 것이 아니라고 생각되어야 한다. 본 발명의 범위는 상기한 설명이 아니라 특허 청구의 범위에 의해 나타나며, 특허 청구 범위와 균등의 의미 및 범위 내에서의 모든 변경이 포함되는 것이 의도된다.

본 발명에 따르면, 미세화에 의해 칩 사이즈가 작고 집적도가 높은 반도체 장치를 얻을 수 있다.

Claims

기판의 주면에 제1 및 제2 막을 차례로 형성하는 것,

상기 제2 막 상에 레지스트막을 형성하는 것,

상기 레지스트막을 패터닝하여 제1 패턴을 형성하는 것,

상기 제1 패턴에 에칭 처리를 실시하여, 상기 제1 패턴의 라인의 폭을 좁게 하는 것,

상기 라인의 폭이 좁아진 제1 패턴을 마스크로서 이용하여 상기 제2 막을 에칭하고, 상기 제1 패턴의 형상이 전사된 제2 패턴을 형성하는 것,

상기 제2 패턴을 피복하도록 상기 기판 상에 제3 막을 형성하는 것,

상기 제2 패턴의 라인의 간극에 대응하는 상기 제3 막의 오목부에 제4 막을 매립하는 것, 및

상기 제4 막의 양측의 상기 제3 막의 부분, 및 상기 제3 막의 아래에 있는 상기 제1 막의 부분을 에칭에 의해 제거하여, 제3 패턴을 형성하는 것

을 구비하는 패턴 형성 방법.
제1항에 있어서,

상기 제1 및 제3 막이, 상기 제2 및 제4 막과 상이한 에칭 선택비를 갖는 패턴 형성 방법.
제1항에 있어서,

상기 제1 및 제3 막이 실리콘 산화막 또는 실리콘 질화막이고, 상기 제2 및 제4 막이 실리콘막인 패턴 형성 방법.
제3항에 있어서,

상기 제1 막이 테트라에틸오르토실리케이트막이고, 상기 제3 막이 붕규산 유리막이고, 상기 제2 및 제4 막이 다결정 실리콘막인 패턴 형성 방법.
제1항에 있어서,

상기 제3 막의 두께가, 상기 제2 패턴의 라인의 폭과 같은 패턴 형성 방법.
제1항에 있어서,

상기 에칭 처리 후의 제1 패턴의 라인의 폭이, 상기 에칭 전의 제1 패턴의 라인의 폭의 1/2와 같은 패턴 형성 방법.
제1항에 있어서,

상기 제1 패턴의 에칭 처리는, 산소 플라즈마를 이용한 플라즈마 에칭인 패턴 형성 방법.
제1항에 있어서,

상기 제3 막의 오목부에 제4 막을 매립하는 것은, 상기 오목부를 갖는 제3 막 상에 제4 막을 형성한 후, 화학적 기계적 연마법에 의해 상기 제4 막을 연마함으로써 행해지는 패턴 형성 방법.
제8항에 있어서,

상기 연마는, 상기 제2 패턴이 노출될 때까지 행해지는 패턴 형성 방법.
제8항에 있어서,

상기 연마는, 상기 제3 막이 노출될 때까지 행해지는 패턴 형성 방법.
기판의 주면에 게이트 절연막 및 게이트 전극막을 차례로 형성하는 것,

상기 게이트 전극막 상에 제1 및 제2 막을 차례로 형성하는 것,

상기 제2 막 상에 레지스트막을 형성하는 것,

상기 레지스트막을 패터닝하여 제1 패턴을 형성하는 것,

상기 제1 패턴에 에칭 처리를 실시하여, 상기 제1 패턴의 라인의 폭을 좁게 하는 것,

상기 라인의 폭이 좁아진 제1 패턴을 마스크로서 이용하여 상기 제2 막을 에칭하고, 상기 제1 패턴의 형상이 전사된 제2 패턴을 형성하는 것,

상기 제2 패턴을 피복하도록 상기 기판 상에 제3 막을 형성하는 것,

상기 제2 패턴의 라인의 간극에 대응하는 상기 제3 막의 오목부에 제4 막을 매립하는 것,

상기 제4 막의 양측의 상기 제3 막의 부분, 및 상기 제3 막의 아래에 있는 상기 제1 막의 부분을 에칭에 의해 제거하여, 제3 패턴을 형성하는 것, 및

상기 제3 패턴을 마스크로서 이용하여 상기 게이트 전극막을 에칭하여 게이트 전극을 형성하는 것

을 구비하는 반도체 장치의 제조 방법.
제11항에 있어서,

상기 제1 및 제3 막이, 상기 제2 및 제4 막과 상이한 에칭 선택비를 갖는 반도체 장치의 제조 방법.
제11항에 있어서,

상기 제1 및 제3 막이 실리콘 산화막 또는 실리콘 질화막이고, 상기 제2 및 제4 막이 실리콘막인 반도체 장치의 제조 방법.
제13항에 있어서,

상기 제1 막이 테트라에틸오르토실리케이트막이고, 상기 제3 막이 붕규산 유리막이고, 상기 제2 및 제4 막이 다결정 실리콘막인 반도체 장치의 제조 방법.
제11항에 있어서,

상기 제3 막의 두께가, 상기 제2 패턴의 라인의 폭과 같은 반도체 장치의 제조 방법.
제11항에 있어서,

상기 에칭 처리 후의 제1 패턴의 라인의 폭이, 상기 에칭 전의 제1 패턴의 라인의 폭의 1/2와 같은 반도체 장치의 제조 방법.
제11항에 있어서,

상기 제1 패턴의 에칭 처리는, 산소 플라즈마를 이용한 플라즈마 에칭인 반도체 장치의 제조 방법.
제11항에 있어서,

상기 제3 막의 오목부에 제4 막을 매립하는 것은, 상기 오목부를 갖는 제3 막 상에 제4 막을 형성한 후, 화학적 기계적 연마법에 의해 상기 제4 막을 연마함으로써 행해지는 반도체 장치의 제조 방법.
제18항에 있어서,

상기 연마는, 상기 제2 패턴이 노출될 때까지 행해지는 반도체 장치의 제조 방법.
제18항에 있어서,

상기 연마는, 상기 제3 막이 노출될 때까지 행해지는 반도체 장치의 제조 방법.