KR100761857B1 - 반도체 소자의 미세패턴 형성방법 및 이를 이용한 반도체소자의 제조방법 - Google Patents

반도체 소자의 미세패턴 형성방법 및 이를 이용한 반도체소자의 제조방법 Download PDF

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Abstract

미스 얼라인이 개선되고 미세패턴 형성이 용이한 반도체 소자의 미세패턴 형성방법 및 이를 이용한 반도체 소자의 제조방법을 개시한다.
반도체 소자의 미세패턴 형성방법은 반도체 기판상에 제1하드 마스크층과 상기 제1하드 마스크층에 대하여 식각선택비를 갖는 제2하드 마스크층을 순차 형성한다. 상기 제2하드 마스크층상에 제1선폭 및 제1피치를 갖는 감광막 패턴을 형성한다. 상기 감광막 패턴 및 상기 기판상에 원자층 증착법으로 마스크 물질층을 형성한다. 상기 마스크 물질층을 상기 감광막 패턴이 노출될 때까지 식각하여 상기 감광막 패턴의 측벽에 마스크 패턴을 형성한다. 상기 마스크 패턴은 상기 제1선폭을 가지며, 상기 제1피치의 1/2인 제2피치를 갖는다. 상기 감광막 패턴을 제거하는 단계; 상기 마스크 패턴을 이용하여 상기 제2하드 마스크층을 식각하여 제2하드 마스크 패턴을 형성한다. 상기 제2하드 마스크 패턴을 마스크로 이용하여 상기 제1하드 마스크층을 식각하여 제1하드 마스크패턴을 형성한다. 상기 제1하드 마스크 패턴을 마스크로 이용하여 상기 반도체 기판을 식각하여 상기 제2피치를 갖는 미세패턴을 형성한다.

Description

반도체 소자의 미세패턴 형성방법 및 이를 이용한 반도체 소자의 제조방법{Method for forming fine pattern in semiconductor device and method for semiconductor device using the same}
도 1a 내지 도 1f는 종래의 반도체 소자의 미세패턴 형성방법을 설명하기 위한 단면도이다.
도 2a 내지 도 2h는 본 발명의 실시예에 따른 반도체 소자의 미세패턴 형성방법을 설명하기 위한 단면도이다.
도 3a 내지 도 14a는 본 발명의 다른 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 평면도이다.
도 3b 내지 도 14b는 도 3a 내지 도 14a 의 B-B 선에 따른 반도체 소자의 제조방법을 설명하기 위한 단면도이다.
도 3c 내지 도 14c는 도 3a 내지 도 14a 의 C-C 선에 따른 반도체 소자의 제조방법을 설명하기 위한 단면도이다.
<도면의 주요 부분에 대한 부호의 설명>
22, 110 : 제1하드 마스크층 24, 120 : 제2하드 마스크층
28, 150, 180 : 감광막 패턴 30, 160 : ALD_질화막
32, 165 : 마스크 패턴 115 : 콘택홀
본 발명은 반도체 소자의 미세패턴 형성방법에 관한 것으로서, 보다 구체적으로는 미스얼라인이 개선되고 미세패턴 형성이 용이한 반도체 소자의 미세패턴 형성방법에 관한 것이다. 또한, 본 발명은 미세패턴 형성방법을 이용한 반도체 소자의 제조방법에 관한 것이다.
일반적으로, 반도체 소자의 미세패턴은 포토리소그라피공정을 통해 형성하며, 포토리소그라피공정의 패턴 분해능이 우수할수록 미세선폭을 갖는 패턴을 형성할 수 있다. 포토리소그라피 공정에서 패턴 분해능(pattern resolution)는 레이리 식(Rayleigh' equation)에 의해 하기의 식(1)로 표현된다. 여기서, λ는 노광 광원의 파장이며, NA 는 노광장비의 렌즈의 개구수(numerical aperture)이며, k는 공정상수이다.
R=k·(λ/NA) ..... (1)
상기 식(1)로부터, 패턴 분해능을 향상시키기 위해서는 단파장의 광원을 사용하거나 또는 렌즈의 개구수를 증가시켜야 한다. 단파장의 광원을 사용하는 방법은 예를 들어, 193nm 파장의 광원을 사용하여 80nm 이하의 선폭을 갖는 미세패턴을 형성할 수 있다. 그러나, 이 방법은 단파장의 광원을 사용하는 노광장비가 고가이므로 반도체소자의 제조비용이 상승하게 된다. 한편, 렌즈의 개구수를 증가시키는 방법은 노광장비의 한계로 인하여 패턴 분해능을 향상시키는 데 한계가 있다.
반도체 장치가 고집적됨에 따라 반도체 소자의 미세패턴의 선폭이 점점 감소되고, 이에 따라 수십 nm 미만의 선폭을 갖는 반도체 소자의 미세패턴을 형성하기 위해서 더블 패터닝기술이 제안되었다. 더블 패터닝 기술은 2차에 걸친 패터닝공정을 통해 미세선폭을 갖는 미세패턴을 형성하는 방법이다. 도 1a 내지 도 1f는 종래의 더블 패터닝기술을 이용한 반도체 소자의 미세패턴 형성방법을 설명하기 위한 단면도이다. 도 1a를 참조하면, 반도체 기판(10)상에 패터닝될 하부막(12)이 형성되고, 상기 하부막(12)상에 제1마스크 물질층(14)과 제2마스크 물질층(16)을 순차적으로 형성한다. 상기 제2마스크 물질층(16)상에 제1반사방지막과 제1감광막을 형성한 다음 패터닝하여 제1반사방지막 패턴(17a) 및 제1감광막 패턴(18a)을 형성한다.
도 1b를 참조하면, 상기 제1감광막 패턴(18a)을 이용하여 상기 제2마스크 물질층(16)을 식각하여 제2마스크 패턴(16a)을 형성한다. 도 1c를 참조하면, 상기 제1감광막 패턴(18a)과 상기 제1반사방지막 패턴(17a)을 제거한다. 상기 제2마스크 패턴(16a)과 상기 제1마스크 물질층(14)상에 제2반사방지막과 제2감광막을 형성한 다음 패터닝하여, 제2반사방지막 패턴(17b) 및 제2감광막 패턴(18b)을 형성한다. 상기 제2감광막 패턴(18b)은 상기 제2마스크 패턴(16a)사이의 상기 제1마스크 물질층(14)상에 형성된다. 따라서, 상기 제2마스크 패턴(16a)과 제2감광막 패턴(18b)사이의 상기 제1마스크 물질층(14)이 노출되어진다.
도 1d를 참조하면, 상기 제2감광막 패턴(18b) 및 상기 제2마스크 패턴(16a)을 마스크로 이용하여 상기 노출된 제1마스크 물질층(14)을 식각하여 제1마스크 패 턴(14a)을 형성한다. 도 1e를 참조하면, 상기 제1마스크 패턴(14a) 및 제2마스크 패턴(16b)을 식각마스크로 이용하여 하부막(12)을 식각하여 미세패턴(12a)을 형성한다. 이때, 상기 제2감광막 패턴(18b)과 제2반사방지막 패턴(17b)을 제거한 다음 하부막(12)에 대한 식각공정을 진행할 수도 있다. 도 1f를 참조하면, 상기 제1마스크 패턴(14a)과 상기 제2마스크 패턴(16a) 그리고 제2감광막 패턴(18b) 및 제2반사방지막 패턴(17b)을 제거하면, 상기 반도체 기판(10)상에 형성된 미세패턴(12a)이 얻어진다.
종래의 미세패턴 형성방법은 예를 들어, 80nm 이하의 선폭을 갖는 미세패턴을 248 nm 파장의 광원을 이용하여 형성할 수 있다. 그러나, 종래의 미세패턴 형성방법을 이용하여 40nm 이하의 미세선폭을 갖는 미세패턴을 형성하는 경우에 브리지와 같은 패턴불량이 발생하게 된다. 이는 도 1c에서 제2감광막 패턴(18b) 형성시 제2마스크 패턴(16a)과 제2감광막 패턴(18b)간의 좁은 스페이스로 인하여 현상액이 충분히 침투하지 않게 되어 반사방지막의 잔존물이 남게 되어 브리지를 유발하게 되는 것이다.
또한, 종래의 미세패턴 형성방법은 제2마스크 패턴(16a)과 제1마스크 패턴(14a)간에 미스 얼라인이 발생하게 되는 경우에는, 제1마스크 패턴(14a)과 제2마스크 패턴(16a)간에 간격이 균일하지 않게 된다. 따라서, 종래의 미세패턴 형성방법에 의해 제조된 반도체 소자는 양호한 소자 특성을 얻을 수 없다. 또한, 제1마스크 패턴(14a)과 제2마스크 패턴(16a)간의 미스 얼라인에 의해 제1마스크 패턴(14a)과 제2마스크 패턴(16a)간의 간격이 심하게 다른 경우, 간격이 좁은 부분에서 제2 반사방지막의 잔존물이 존재하여 브리지 등과 같은 패턴불량을 유발하게 된다.
종래의 미세패턴 형성방법은 2번의 포토리소그라피 공정을 수행하여야 하므로, 공정이 번거롭고 제조단가가 비싼 문제점이 있다. 이러한 문제점을 해결하기 위하여 스페이서를 이용한 미세패턴 형성방법이 제안되었다. 스페이서를 이용한 미세패턴 형성방법은 희생절연막을 기판상에 증착한 다음 포토 리소그라피공정을 수행하여 희생 절연막 패턴을 형성한다. 상기 희생 절연막 패턴 및 기판상에 도전막을 증착한 다음 식각하여 상기 희생 절연막 패턴의 측벽에 도전막 패턴을 형성한다. 상기 희생 절연막 패턴을 제거하여 미세선폭을 갖는 도전막 패턴을 얻는다. 종래의 방법은 미세선폭의 도전막 패턴을 형성하기 위하여 희생 절연막의 증착 공정 및 포토리소그라피 공정을 이용한 식각공정을 수행하여야 하므로 공정이 복잡하였다. 또한 도전막의 증착 균일도에 따라 도전막 패턴의 선폭이 결정되므로 상기 도전막 패턴의 선폭을 콘트롤하기가 어렵다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 패턴 불량이 방지되고 미스얼라인이 개선된 반도체 소자의 미세패턴 형성방법 및 이를 이용한 반도체 소자의 제조방법을 제공하는 것이다.
본 발명의 또 다른 기술적 과제는 저온공정이 가능한 ALD_질화막을 이용하여 공정을 단순화한 반도체 소자의 미세패턴 형성방법 및 이를 이용한 반도체 소자의 제조방법을 제공하는 것이다.
상기한 본 발명의 기술적 과제를 달성하기 위하여, 본 발명의 실시예에 따른 반도체 소자의 미세패턴 형성방법은 먼저, 반도체 기판상에 제1하드 마스크층과 상기 제1하드 마스크층에 대하여 식각선택비를 갖는 제2하드 마스크층을 순차 형성한다. 상기 제2하드 마스크층상에 제1선폭 및 제1피치를 갖는 감광막 패턴을 형성한다. 상기 감광막 패턴 및 상기 기판상에 원자층 증착법으로 마스크 물질층을 형성한다. 상기 마스크 물질층을 상기 감광막 패턴이 노출될 때까지 식각하여 상기 감광막 패턴의 측벽에 마스크 패턴을 형성한다. 상기 마스크 패턴은 상기 제1피치의 1/2인 제2피치를 갖는다. 상기 감광막 패턴을 제거하는 단계; 상기 마스크 패턴을 이용하여 상기 제2하드 마스크층을 식각하여 제2하드 마스크 패턴을 형성한다. 상기 제2하드 마스크 패턴을 마스크로 이용하여 상기 제1하드 마스크층을 식각하여 제1하드 마스크패턴을 형성한다. 상기 제1하드 마스크 패턴을 마스크로 이용하여 상기 반도체 기판을 식각하여 상기 제2피치를 갖는 미세패턴을 형성한다.
상기 감광막 패턴을 형성하기 전에, 상기 제2하드 마스크층상에 유기반사방지막을 형성할 수도 있다. 상기 감광막 패턴을 형성하는 것은 상기 제2하드 마스크층상에 감광막을 코팅하고 상기 제1선폭보다 큰 제2선폭을 갖도록 노광 및 현상하며, O2 플라즈마를 이용하여 상기 제1선폭을 갖도록 상기 감광막 패턴을 트리밍하는 것을 포함할 수 있다.
상기 감광막 패턴을 형성한 다음 상기 마스크 물질층을 형성하기 전에 상기 감광막 패턴의 선폭거칠기를 개선하기 위하여 표면처리를 할 수도 있다.
상기 제1하드 마스크층은 스핀 온 카본층 또는 바텀 포토레지스트막을 포함 하고, 상기 제2하드 마스크층은 실리콘 반사방지막을 포함하거나 또는 상기 제1하드 마스크층은 비정질 카본층을 포함하고, 상기 제2하드 마스크층은 산화막을 포함한다. 상기 마스크 물질층은 질화막을 포함한다.
상기 제2하드 마스크 패턴을 형성한 다음 상기 제1하드 마스크 패턴을 형성하기 전에 상기 마스크 패턴을 제거하고, 상기 제1하드 마스크 패턴을 형성한 다음 상기 미세패턴을 형성하기 전에 상기 제2하드 마스크 패턴을 제거하며, 상기 미세패턴을 형성한 다음에 상기 제1하드 마스크 패턴을 제거할 수도 있다.
본 발명의 다른 견지에 따른 반도체 장치의 제조방법은 먼저, 반도체 기판상에 절연막을 형성한다. 상기 절연막상에 제1하드 마스크층과 상기 제1하드 마스크층에 대하여 식각선택비를 갖는 제2하드 마스크층을 순차 형성한다. 상기 제2하드 마스크층상에 제1선폭 및 제1피치를 갖는 제1감광막 패턴을 형성한다. 상기 제1감광막 패턴 및 상기 기판상에 원자층 증착법으로 마스크 물질층을 형성한다. 상기 마스크 물질층을 상기 제1감광막 패턴이 노출될 때까지 식각하여 상기 제1감광막 패턴의 측벽에 마스크 패턴을 형성한다. 상기 마스크 패턴은 상기 제1피치의 1/2인 제2피치를 갖는다. 상기 마스크 패턴을 이용하여 상기 제2하드 마스크층을 일정두께만큼 부분 식각한다. 상기 제2하드 마스크층의 상기 식각된 부분중 일부분이 노출되도록 상기 제2하드 마스크층상에 제2감광막 패턴을 형성한다. 상기 제2감광막 패턴을 이용하여 상기 제1하드 마스크층이 노출될 때까지 상기 제2하드 마스크층의 상기 노출된 일부분을 식각하여 제2하드 마스크 패턴을 형성한다. 상기 제2하드 마스크 패턴을 마스크로 이용하여 상기 제1하드 마스크층을 식각하여 제1하드 마스크 패턴을 형성한다. 상기 제1하드 마스크 패턴을 마스크로 이용하여 상기 절연막을 식각하여 콘택홀을 형성한다.
상기 제2하드 마스크층을 부분 식각한 다음 상기 제2감광막 패턴을 형성하기 전에 상기 마스크 패턴을 제거할 수 있다. 상기 제1감광막 패턴 및 제2감광막 패턴을 형성하기 전에, 상기 제2하드 마스크층상에 제1 및 유기 반사방지막을 각각 형성할 수도 있다.
상기 제1감광막 패턴을 형성한 다음 상기 마스크 물질층을 형성하기 전에 그리고 상기 제2감광막 패턴을 형성한 다음 상기 제2하드 마스크 패턴을 형성하기 전에 각각 상기 제1 및 제2감광막 패턴의 선폭거칠기를 개선하기 위하여 표면처리를 할 수도 있다.
상기 마스크 패턴을 형성한 다음 상기 제2하드 마스크층을 부분 식각하기 전에 상기 제1감광막 패턴을 제거하고, 상기 제2하드 마스크 패턴을 형성한 다음 상기 제1하드 마스크 패턴을 형성하기 전에 상기 제2감광막 패턴을 제거하며, 상기 제1하드 마스크 패턴을 형성한 다음 상기 콘택홀을 형성하기 전에 상기 제2하드 마스크 패턴을 제거하고, 상기 콘택홀을 형성한 다음에 상기 제1하드 마스크 패턴을 제거할 수도 있다.
이하 첨부한 도면에 의거하여 본 발명의 바람직한 실시예를 설명하도록 한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안 된다. 본 발명의 실시예들은 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되어지는 것이다. 따라서, 도면에서의 요소의 형상 등은 보다 명확한 설명을 강조하기 위해서 과장되어진 것이며, 도면상에서 동일한 부호로 표시된 요소는 동일한 요소를 의미한다.
도 2a 내지 2h는 본 발명의 일 실시예에 따른 반도체 소자의 미세패턴 형성방법을 설명하기 위한 단면도이다. 도 2a를 참조하면, 반도체 기판(20)상에 하부막(22)을 형성한다. 상기 하부막(22)은 도전막 또는 절연막을 포함할 수 있다. 상기 하부막(22)상에 제1하드 마스크층(24)을 형성한다. 제1하드 마스크층(24)은 스핀온 카본(SOC, spin on carbon)층 또는 바텀 포토레지스트막을 약 2300 내지 2800Å의 두께로 코팅하여 형성한다. 상기 제1하드 마스크층(24)상에 제2하드 마스크층(26)을 형성한다. 상기 제2하드 마스크층(26)은 상기 제1하드 마스크층(24)에 대하여 식각선택비를 갖는 물질을 포함한다. 상기 제2하드 마스크층(26)은 실리콘을 함유하는 막을 포함할 수 있다. 예를 들어, 상기 제2하드 마스크층(26)은 실리콘 반사방지막(ARC, anti-reflective cotaing)을 포함할 수 있다. 상기 제2하드 마스크층(26)으로 실리콘막을 600 내지 800Å의 두께로 형성한다. 상기 제2하드 마스크층(26)상에 반사방지막(28)을 형성한다. 상기 반사방지막(28)은 유기 반사방지막을 포함할 수 있다. 상기 반사방지막(28)은 약 270 내지 330Å의 두께를 갖는다. 상기 반사방지막(28)상에 감광막을 약 1000 내지 1400Å의 두께로 코팅한다. 마스크(도면상에는 도시되지 않음)를 이용하여 상기 감광막을 노광 및 현상하여 감광막 패턴(30)을 형성한다. 상기 감광막 패턴(30)은 제1선폭(W11)을 갖는다.
도 2b를 참조하면, 상기 감광막 패턴(30)을 O2 플라즈마를 이용하여 트리밍 시켜 준다. 상기 감광막 패턴(30)은 상기 제1선폭(W11)보다 작은 제2선폭(W12)을 가지며, 제1피치(P11)를 갖는다. 예를 들어, 원하는 미세패턴의 선폭이 30nm 이고 원하는 피치가 60nm 라 하면, 상기 감광막 패턴(30)은 약 50nm의 제1선폭(W11)을 갖도록 패터닝된 다음, 상기 트리밍공정을 통해 30nm 의 제2선폭(W12)을 갖도록 트리밍된다. 따라서, 상기 감광막 패턴(30)은 30nm의 제2선폭(W12)을 갖고, 120nm의 제1피치(P11)를 갖도록 형성된다. 상기 감광막 패턴(30)을 패터닝한 다음 트리밍하기전에 상기 감광막 패턴(30)의 선폭 거칠기(LWR, line width roughness)를 개선하기 위하여 표면처리공정을 수행한다. 상기 표면처리공정은 HBr 플라즈마 처리, UV 큐어링 및 전자빔 큐어링 등의 방법을 이용하여 수행한다. 상기 감광막 패턴(30)을 이용하여 상기 반사방지막(28)을 식각하여 반사방지막 패턴(28a)을 형성한다.
도 2c를 참조하면, 상기 제2하드 마스크층(26)과 상기 감광막 패턴(30) 및 반사방지막 패턴(28a)상에 마스크 물질층(32)을 원자층 증착(ALD) 법으로 증착한다. 상기 마스크 물질층(32)은 원자층 증착법으로 증착하여 저온공정이 가능하고, 이에 따라 마스크 패턴을 형성하기 위한 희생층으로서 감광막 패턴(30)을 사용할 수 있는 것이다. 따라서, 상기 희생층으로 노광 및 현상공정을 통해 상기 감광막 패턴(30)을 형성하는 것이 가능하므로, 공정을 단순화할 수 있게 된다. 상기 마스크 물질층(32)은 ALD_질화막(30)을 포함할 수 있다. 상기 마스크 물질층(32)의 두께는 원하는 미세패턴의 선폭에 따라 정하여진다. 상기 마스크 물질층(32)은 약 30 내지 130℃의 저온에서 약 50 내지 700Å의 두께로 증착한다. 상기 마스크 물질층(32)은 상기 제2하드 마스크층(26)보다 단단한 물질을 포함하는 것이 바람직하 다. 이는 후속공정에서 마스크 물질층(30)을 이용하여 상기 제2하드 마스크층(26)을 식각할 때, 단단한 상기 마스크 물질층(32)을 이용하여 무른 제2하드 마스크층(32)을 식각하게 되므로, 제2하드 마스크 패턴이 우수한 LWR을 갖기 때문이다. 상기 마스크 물질층(32)은 상기 제2하드 마스크층(26)을 구성하는 산화막 또는 실리콘 함유막보다 단단한 질화막을 포함할 수 있다.
도 2d를 참조하면, 상기 마스크 물질층(32)을 상기 감광막 패턴(30)이 노출될 때까지 에치백하여 상기 감광막 패턴(30)과 반사방지막 패턴(28a)의 양 측벽에 마스크 패턴(34)을 형성한다. 도 2e를 참조하면, 상기 감광막 패턴(30) 및 반사방지막 패턴(28a)을 O2 플라즈마를 이용하여 제거한다. 상기 마스크 패턴(34)은 상기 제2하드 마스층(26)을 패터닝하기 위한 마스크로 작용한다. 상기 마스크 패턴(34)은 실제로 상기 감광막 패턴(30)의 제2선폭(W12)과 동일한 선폭을 가지고, 제2피치(P12)를 갖는다. 상기 제2피치(P12)는 상기 제1피치(P11)의 1/2이다. 따라서, 제2선폭(W12)이 30nm 이고 제1피치(P11)가 120nm 라하면, 상기 마스크 패턴(34)은 30nm 의 선폭(W12)과 60nm 의 피치(P12)를 갖는다.
도 2f를 참조하면, 상기 마스크 패턴(34)을 마스크로 이용하여 제2하드 마스크층(26)을 식각하여 제2하드 마스크 패턴(26a)을 형성한다. 도 2g를 참조하면, 상기 마스크 패턴(34)을 제거한다. 상기 제2하드 마스크 패턴(26a)을 이용하여 상기 제1하드 마스크층(24)을 식각하여 제1하드 마스크 패턴(24a)을 형성한다. 상기 마스크 패턴(34)을 제거하기 않은 상태에서 상기 제1하드 마스크층(24)을 식각할 수도 있다. 도 2h를 참조하면, 상기 제2하드 마스크 패턴(26a)을 제거한다. 상기 제1 하드 마스크 패턴(24a)을 이용하여 상기 하부막(22)을 식각하여 미세패턴(22a)을 형성한다. 상기 미세패턴(22a)은 실제로 상기 감광막 패턴(30)의 제2선폭(W12)과 동일한 선폭을 가지며, 상기 제2피치(P12)를 갖는다.
본 발명의 다른 예로서, 상기 제2하드 마스크층(26)과 감광막 패턴(30)사이에 형성되는 반사방지막(28)을 생략할 수도 있다. 또한, 상기 제1하드 마스크층(24)으로 비정질 카본층(ACL, amorphous carbon layer)을 형성할 수도 있다. 이때, 상기 제2하드 마스크층(26)으로는 300 내지 600Å의 두께를 갖는 박막의 산화막을 형성할 수 있다. 상기 산화막은 PE_산화막, 중온 산화막(MTO) 또는 ALD_산화막 등을 포함할 수 있다.
도 3a, 도 3b 및 도 3c 내지 도 14a, 도 14b 및 도 14c는 본 발명의 미세패턴 형성방법을 이용하여 반도체 장치의 콘택홀을 형성하는 방법을 설명하기 위한 도면이다. 도 3a 내지 도 14a는 본 발명의 미세패턴 형성방법을 이용하여 반도체 장치의 콘택홀을 형성하는 방법을 설명하기 위한 평면도이다. 도 3b 내지 도 14b는 도 3a 내지 도 14a의 B-B선에 따른 단면도이고, 도 3c 내지 도 14c는 도 3a 내지 도 14a의 C-C선에 따른 단면도이다.
도 3a, 도 3b 및 도 3c를 참조하면, 반도체 기판(100)상에 콘택홀이 형성될 층간 절연막(110)을 형성한다. 상기 층간 절연막(110)상에 제1하드 마스크층(120)을 형성하고, 상기 제1하드 마스크층(120)상에 제2하드 마스크층(130)을 형성한다. 상기 제2하드 마스크층(130)은 상기 제1하드 마스크층(120)에 대하여 식각선택비를 갖는 물질을 포함한다. 예를 들어, 상기 제1하드 마스크층(120)으로 비정질 카본층 을 약 1300 내지 1700Å의 두께로 증착하고, 상기 제2하드 마스크층(130)은 산화막, 예를 들어 PE_산화막을 약 900 내지 1100Å의 두께로 증착한다. 상기 제1하드 마스크층(120)으로 스핀온카본층 또는 바텀 포토레지스트를 형성하고, 상기 제2하드 마스크층(130)으로 실리콘을 함유한 막, 예를 들어 실리콘 반사방지막(Si ARC) 또는 스핀온 글래스막 (SOG, spin on glass) 막을 형성할 수도 있다.
도 4a, 도 4b 및 도 4c를 참조하면, 상기 제2하드 마스크층(130)상에 제1반사방지막, 예를 들어 유기 반사방지막을 약 270 내지 330Å의 두께로 형성하고, 상기 제1반사방지막상에 제1감광막을 약 1000 내지 1400Å의 두께로 코팅한다. 상기 제1감광막을 노광 및 현상하여 제1감광막 패턴(150)을 형성한다. 상기 제1감광막 패턴(150)의 선폭 거칠기(LWR)를 개선하기 위한 표면처리공정을 수행할 수도 있다. 상기 표면처리공정은 HBr 플라즈마 처리, UV 큐어링 및 전자빔 큐어링 등을 이용할 수 있다. 이어서, O2 플라즈마를 이용한 트리밍공정을 수행한다. 상기 제1감광막 패턴(150)은 제1선폭(W21)과 제1피치(P21)를 갖는다. 상기 제1감광막 패턴(150)은 상기 제1선폭(W21)보다 큰 선폭을 갖도록 패터닝된 다음 트리밍공정을 통해 트리밍되어 제1선폭(W21)을 갖게 된다. 상기 제1감광막 패턴(150)의 제1선폭(W21)은 후속공정에서 형성될 콘택홀의 단축 방향의 CD(critical dimension)에 의해 결정되어진다. 상기 제1감광막 패턴(150)을 마스크로 하여 상기 제1반사방지막을 식각하여 제1반사방지막 패턴(140)을 형성한다.
도 5a, 도 5b 및 도 5c를 참조하면, 상기 제1감광막 패턴(150) 및 상기 제1반사방지막 패턴(140)과 상기 제2하드 마스크층(130)상에 마스크 물질층(160)을 원 자층 증착법을 이용하여 약 30 내지 130℃ 의 저온에서 형성한다. 상기 마스크 물질층(160)은 후속에서 형성될 마스크패턴의 선폭에 따라 그의 두께가 결정되어진다. 상기 마스크 물질층(160)은 예를 들어 약 50 내지 700Å의 두께로 증착할 수 있다. 상기 마스크 물질층(160)은 상기 제2하드 마스크층(130)보다 단단한 물질을 포함하는 것이 바람직하다. 이는 후속공정에서 마스크 물질층(160)을 이용하여 상기 제2하드 마스크층(130)을 식각할 때, 단단한 상기 마스크 물질층(160)을 이용하여 무른 제2하드 마스크층(130)을 식각하게 되므로, 제2하드 마스크 패턴이 우수한 LWR을 갖기 때문이다. 상기 마스크 물질층(160)은 상기 제2하드 마스크층(130)을 구성하는 산화막 또는 실리콘 함유막보다 단단한 질화막을 포함할 수 있다.
도 6a, 도 6b, 도 6c를 참조하면, 상기 제1감광막 패턴(150)이 노출될 때까지 상기 마스크 물질층(160)을 에치백하여 상기 제1감광막 패턴(150)의 측벽에 마스크 패턴(165)을 형성한다. 상기 마스크 패턴(165)은 실제로 상기 제1감광막 패턴(150)의 제1선폭(W21)과 동일한 선폭을 가지며, 후속공정에서 형성될 콘택홀의 단축방향, 즉 B-B 선에 따른 방향에서 제2피치(P22)를 갖는다. 상기 제2피치(P22)는 상기 제1피치(P21)의 1/2이다. 상기 마스크 패턴(165)이 상기 감광막 패턴(150)의 모든 측벽을 감싸도록 패터닝하는 대신에 상기 감광막 패턴(150)의 양 측벽에만 남도록 패터닝하여 라인/스페이스 패턴을 가질 수도 있다. 도 7a, 도 7b, 도 7c를 참조하면, 상기 제1감광막 패턴(150)과 제1반사방지막 패턴(140)을 O2 플라즈마를 이용하여 제거한다.
도 8a, 도 8b 및 도 8c를 참조하면, 상기 마스크 패턴(165)을 이용하여 상기 제2하드 마스크층(130)을 일정두께만큼, 예를 들어 약 450 내지 550Å 의 두께만큼 부분 식각한다. 상기 제2하드 마스크층(130)중 식각된 부분(131)은 콘택홀이 형성될 부분에 대응한다. 도 9a, 도 9b 및 도 9c를 참조하면, 상기 마스크 패턴(165)을 습식식각공정을 통해 제거한다. 도 10a, 도 10b 및 도 10c를 참조하면, 상기 기판상에 제2반사방지막과 제2감광막을 순차 형성한 다음 패터닝하여 제2반사방지막 패턴(170)과 제2감광막 패턴(180)을 형성하고, 상기 제2하드마스크층(130)의 일부분을 노출시켜 준다. 따라서, 상기 제2하드 마스크층(130)중 1차 식각된 부분(131)의 일부분이 노출되도록 상기 제2하드 마스크층(130)상에 제2감광막 패턴(180)이 형성된다. 이때, 상기 제2감광막 패턴(180)간의 간격(D21)은 콘택홀의 장축방향(C-C 선에 따른 방향)의 CD에 따라 결정된다. 상기 제2감광막 패턴(180)을 형성한 다음 트리밍공정 또는 표면처리공정을 수행할 수도 있다.
도 11a, 도 11b 및 도 11c를 참조하면, 상기 제2감광막 패턴(180)을 마스크로 하여 상기 제2하드 마스크층(130)의 상기 노출된 부분을 식각하여 제2하드 마스크 패턴(132)을 형성한다. 이때, 상기 제2하드 마스크층(130)의 1차 식각된 부분(131)중 상기 노출된 부분이 모두 제거되어 상기 제1하드 마스크층(120)이 노출될 때까지 식각공정이 수행된다. 도 12a, 도 12b 및 도 12c를 참조하면, 상기 제2반사방지막(170) 및 제2감광막 패턴(180)을 O2 플라즈마 공정을 통해 제거한다. 이때, 상기 제2하드 마스크 패턴(132)중 130a으로 표시된 부분은 제2하드 마스크층(130)중 1차 및 2차 식각공정에서 식각되지 않고 남아있는 부분을 나타내고, 131a는 1차 식각된 부분(131)중 2차식각공정에서 식각되지 않고 남아있는 부분을 나타내며, 131b는 제2하드 마스크층(130)중 2차 식각시 식각된 부분을 나타낸다. 상기 제2하드 마스크 패턴(132)을 이용하여 제1하드 마스크층(120)을 식각하여 제1하드 마스크 패턴(122)을 형성한다.
다른 실시예로서, 도 9a, 도 9b 및 도 9c의 공정에서 ALD_질화막으로 된 마스크 패턴(165)을 제거하지 않은 상태에서 도 10a, 도 10b 및 도 10c와 같이 제2반사방지막 패턴(170) 및 제2감광막 패턴(180)을 형성하고, 도 11a, 도 11b 및 도 11c에서 상기 감광막 패턴(180)과 상기 마스크 패턴(165)을 이용하여 상기 제2하드 마스크층(130)을 식각하여 제2하드 마스크 패턴(132)을 형성할 수 있다. 또한, 상기 제2반사방지막(170)과 상기 제2감광막 패턴(180)을 제거하지 않은 상태에서 상기 제2하드 마스크 패턴(132)을 이용하여 상기 제1하드 마스크층(120)을 식각하여 제1하드 마스크 패턴(122)을 형성할 수도 있다. 상기 제1감광막 패턴(150) 및 제2감광막 패턴(180) 하부에 각각 제1반사방지막(140) 및/또는 제2반사방지막(170)을 형성하지 않을 수도 있다.
도 13a, 도 13b 및 도 13c를 참조하면, 상기 제2하드 마스크 패턴(132)을 제거한 다음 상기 제1하드 마스크 패턴(122)을 마스크로 하여 상기 층간 절연막(110)을 식각하여 콘택홀(115)를 형성한다. 상기 콘택홀(115)의 단축방향(B-B 선에 따른 방향)의 CD 는 상기 제1선폭(21)과 실제적으로 동일하며, 상기 장축방향(C-C선에 따른 방향)의 CD 는 상기 간격(D21)과 실제적으로 동일하다. 상기 콘택홀(115)간의 피치는 상기 제2피치(P22)와 실제적으로 동일하다. 도 14a, 도 14b, 도 14c를 참조하면, 상기 제1하드 마스크 패턴(122)을 제거한다. 상기 제2하드 마스크 패턴(132) 을 제거하지 않은 상태에서 상기 층간 절연막(110)을 식각하여 콘택홀(115)을 형성할 수도 있다. 상기 콘택홀(115)은 B-B 선에 따른 CD 와 C-C선에 따른 CD 가 동일하도록 형성할 수도 있다.
이상에서 자세히 설명한 바와 같이, 본 발명의 미세패턴 형성방법은 마스크물질로 저온공정이 가능한 ALD_SiN 막을 사용하여 포토 레지스트막의 패터닝공정만으로 마스크 패턴을 형성하는 것이 가능하므로, 별도의 희생산화막의 증착 및 식각공정이 배제되므로 공정을 단순화할 수 있으며, 더블 패터닝공정에서의 반사방지막의 잔존물에 의한 패턴불량을 방지할 수 있다. 또한, 본 발명은 통상적인 노광장비를 이용하여, 상기 통상적인 노광장비에서 얻어지는 패턴보다 미세선폭을 갖는 미세패턴을 형성할 수 있다. 본 발명은 미스얼라인 및 LWR가 개선되어 양호한 특성의 미세패턴을 갖는 반도체 소자의 제작이 가능하다.
이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상의 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형이 가능하다.

Claims (18)

  1. 반도체 기판상에 제1하드 마스크층과 상기 제1하드 마스크층에 대하여 식각선택비를 갖는 제2하드 마스크층을 순차 형성하는 단계;
    상기 제2하드 마스크층상에 제1선폭 및 제1피치를 갖는 감광막 패턴을 형성하는 단계;
    상기 감광막 패턴 및 상기 기판상에 저온 원자층 증착법으로 마스크 물질층을 형성하되, 상기 마스크 물질층은 상기 제2하드 마스크층보다 단단한 물질을 포함하는 단계;
    상기 마스크 물질층을 상기 감광막 패턴이 노출될 때까지 식각하여 상기 감광막 패턴의 측벽에 마스크 패턴을 형성하되, 상기 마스크 패턴이 상기 제1피치의 1/2인 제2피치를 갖도록 형성하는 단계;
    상기 감광막 패턴을 제거하는 단계;
    상기 마스크 패턴을 이용하여 상기 제2하드 마스크층을 식각하여 제2하드 마스크 패턴을 형성하는 단계;
    상기 제2하드 마스크 패턴을 마스크로 이용하여 상기 제1하드 마스크층을 식각하여 제1하드 마스크패턴을 형성하는 단계; 및
    상기 제1하드 마스크 패턴을 마스크로 이용하여 상기 반도체 기판을 식각하여 상기 제2피치를 갖는 미세패턴을 형성하는 단계를 포함하는 반도체 소자의 미세패턴 형성방법.
  2. 제1항에 있어서, 상기 감광막 패턴 형성단계전에, 상기 제2하드 마스크층상에 유기반사방지막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 미세패턴 형성방법.
  3. 제1항에 있어서, 상기 감광막 패턴 형성단계는 상기 제2하드 마스크층상에 감광막을 코팅하고 상기 제1선폭보다 큰 제2선폭을 갖도록 노광 및 현상하고, O2 플라즈마를 이용하여 상기 제1선폭을 갖도록 상기 감광막 패턴을 트리밍하는 것을 특징으로 하는 반도체 소자의 미세패턴 형성방법.
  4. 제1항에 있어서, 상기 감광막 패턴 형성단계 및 상기 마스크 물질층 형성단계사이에 상기 감광막 패턴의 선폭거칠기를 개선하기 위한 표면처리공정을 더 수행하는 것을 특징으로 하는 반도체 소자의 미세패턴 형성방법.
  5. 제1항에 있어서, 상기 제1하드 마스크층은 스핀 온 카본층 또는 바텀 포토레지스트막을 포함하고, 상기 제2하드 마스크층은 실리콘을 함유한 막을 포함하는 것을 특징으로 하는 반도체 소자의 미세패턴 형성방법.
  6. 제1항에 있어서, 상기 제1하드 마스크층은 비정질 카본층을 포함하고, 상기 제2하드 마스크층은 산화막을 포함하는 것을 특징으로 하는 반도체 소자의 미세패 턴 형성방법.
  7. 제5항 또는 제6항에 있어서, 상기 마스크 물질층은 약 30 내지 130℃에서 증착된 저온 ALD_질화막을 포함하는 것을 특징으로 하는 반도체 장치의 미세패턴 형성방법.
  8. 제1항에 있어서, 상기 제2하드 마스크 패턴 형성단계와 상기 제1하드 마스크 패턴 형성단계사이에 상기 마스크 패턴을 제거하는 단계; 상기 제1하드 마스크 패턴 형성단계와 상기 미세패턴 형성단계사이에 상기 제2하드 마스크 패턴을 제거하는 단계; 및 상기 미세패턴 형성단계 다음에 상기 제1하드 마스크 패턴을 제거하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 미세패턴 형성방법.
  9. 제1항에 있어서, 상기 반도체 기판은 도전막 또는 절연막으로 된 하부막을 포함하는 것을 특징으로 하는 반도체 장치의 미세패턴 형성방법.
  10. 반도체 기판상에 절연막을 형성하는 단계;
    상기 절연막상에 제1하드 마스크층과 상기 제1하드 마스크층에 대하여 식각선택비를 갖는 제2하드 마스크층을 순차 형성하는 단계;
    상기 제2하드 마스크층상에 제1선폭 및 제1피치를 갖는 제1감광막 패턴을 형성하는 단계;
    상기 제1감광막 패턴 및 상기 기판상에 원자층 증착법으로 마스크 물질층을 형성하되, 상기 마스크 물질층은 상기 제2하드 마스크층보다 단단한 물질을 포함하는 단계;
    상기 마스크 물질층을 상기 제1감광막 패턴이 노출될 때까지 식각하여 상기 제1감광막 패턴의 측벽에 마스크 패턴을 형성하되, 상기 마스크 패턴이 상기 제1피치의 1/2인 제2피치를 갖도록 형성하는 단계;
    상기 마스크 패턴을 이용하여 상기 제2하드 마스크층을 일정두께만큼 부분 식각하는 단계;
    상기 제2하드 마스크층의 상기 식각된 부분중 일부분이 노출되도록 상기 제2하드 마스크층상에 제2감광막 패턴을 형성하는 단계;
    상기 제2감광막 패턴을 이용하여 상기 제1하드 마스크층이 노출될 때까지 상기 제2하드 마스크층의 상기 노출된 일부분을 식각하여 제2하드 마스크 패턴을 형성하는 단계;
    상기 제2하드 마스크 패턴을 마스크로 이용하여 상기 제1하드 마스크층을 식각하여 제1하드 마스크패턴을 형성하는 단계; 및
    상기 제1하드 마스크 패턴을 마스크로 이용하여 상기 절연막을 식각하여 콘택홀을 형성하는 단계를 포함하는 반도체 소자의 제조방법.
  11. 제10항에 있어서, 상기 제2하드 마스크층의 부분 식각단계 및 상기 제2감광막 패턴 형성단계사이에 상기 마스크 패턴을 제거하는 단계를 더 포함하는 것을 특 징으로 하는 반도체 소자의 제조방법.
  12. 제10항에 있어서, 상기 제1감광막 패턴 및 상기 제2감광막 패턴을 형성하는 단계전에, 상기 제2하드 마스크층상에 제1 및 유기 반사방지막을 각각 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  13. 제10항에 있어서, 상기 제1감광막 패턴을 형성하는 단계는 상기 제2하드 마스크층상에 감광막을 코팅하고 상기 제1선폭보다 큰 제2선폭을 갖도록 노광 및 현상하고, 상기 제1감광막 패턴이 상기 제1선폭을 갖도록 O2 플라즈마를 이용하여 트리밍하는 것을 특징으로 하는 반도체 소자의 제조방법.
  14. 제10항에 있어서, 상기 제1감광막 패턴을 형성하는 단계 및 상기 마스크 물질층을 형성하는 단계사이 그리고 상기 제2감광막 패턴을 형성하는 단계 및 상기 제2하드 마스크 패턴을 형성하는 단계사이에 각각 상기 제1 및 제2감광막 패턴의 선폭거칠기를 개선하기 위한 표면처리공정을 더 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
  15. 제10항에 있어서, 상기 제1하드 마스크층은 스핀 온 카본층 또는 바텀 포토레지스트막을 포함하고, 상기 제2하드 마스크층은 실리콘을 함유한 막을 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  16. 제10항에 있어서, 상기 제1하드 마스크층은 비정질 카본층을 포함하고, 상기 제2하드 마스크층은 산화막을 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  17. 제15항 또는 제16항에 있어서, 상기 마스크 물질층은 약 30 내지 130℃의 저온에서 증착된 저온 ALD_질화막을 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  18. 제10항에 있어서, 상기 마스크 패턴 형성단계와 상기 제2하드 마스크층의 부분 식각단계사이에 상기 제1감광막 패턴을 제거하는 단계; 상기 제2하드 마스크 패턴 형성단계와 상기 제1하드 마스크 패턴 형성단계사이에 상기 제2감광막 패턴을 제거하는 단계; 상기 제1하드 마스크 패턴 형성단계와 상기 콘택홀 형성단계사이에 상기 제2하드 마스크 패턴을 제거하는 단계; 및 상기 콘택홀 형성단계 다음에 상기 제1하드 마스크 패턴을 제거하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
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