KR101057191B1 - 반도체 소자의 미세 패턴 형성방법 - Google Patents

반도체 소자의 미세 패턴 형성방법 Download PDF

Info

Publication number
KR101057191B1
KR101057191B1 KR1020080136778A KR20080136778A KR101057191B1 KR 101057191 B1 KR101057191 B1 KR 101057191B1 KR 1020080136778 A KR1020080136778 A KR 1020080136778A KR 20080136778 A KR20080136778 A KR 20080136778A KR 101057191 B1 KR101057191 B1 KR 101057191B1
Authority
KR
South Korea
Prior art keywords
pattern
mask layer
spacer
layer
etching
Prior art date
Application number
KR1020080136778A
Other languages
English (en)
Other versions
KR20100078499A (ko
Inventor
김동석
이진열
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020080136778A priority Critical patent/KR101057191B1/ko
Priority to US12/492,720 priority patent/US20100167211A1/en
Publication of KR20100078499A publication Critical patent/KR20100078499A/ko
Application granted granted Critical
Publication of KR101057191B1 publication Critical patent/KR101057191B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32139—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/0337—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/0338—Process specially adapted to improve the resolution of the mask
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31144—Etching the insulating layers by chemical or physical means using masks

Abstract

반도체 소자의 미세 패턴 형성방법은, 식각 대상막 상에 제1 마스크층을 형성하는 단계와, 제1 마스크층 상에, 제1 패턴을 형성하는 단계와, 제1 패턴의 크기를 감소시키는 단계와, 제1 패턴의 측면에 제1 스페이서를 형성하는 단계와, 제1 패턴을 제거하는 단계와, 제1 스페이서를 마스크로 하여 제1 마스크층을 패터닝한 후 제1 스페이서를 제거하는 단계와, 패터닝된 제1 마스크층의 표면을 산화시키는 단계와, 제1 마스크층 표면의 산화된 부분을 제거하여 그 크기가 축소된 제1 마스크층을 형성하는 단계와, 제1 마스크층의 측벽에 제2 스페이서를 형성한 후, 제1 마스크를 제거하는 단계, 및 제2 스페이서를 마스크로 하여 식각 대상막을 패터닝하는 단계를 포함한다.
미세 패턴, 스페이서, 피치, 산화, 패턴 축소

Description

반도체 소자의 미세 패턴 형성방법{Method for forming fine patterns in semiconductor device}
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 스페이서를 이용하여 반도체 소자의 미세 패턴을 형성하는 방법에 관한 것이다.
반도체 소자의 고집적화에 따라 포토리소그래피(photolithography) 장비를 이용하여 분해가능한 최소 해상력보다 반도체 소자에서 요구되는 해상력이 더욱 작아지고 있다. 예를 들어, 포토리소그래피 장비를 사용한 단일 노광을 통해 분해가능한 최소 해상력이 45㎚라 할 때, 반도체 소자에서는 40㎚보다 작은 분해능을 요구하고 있다. 이러한 포토리소그래피 장비의 한계를 극복하여 초미세 패턴을 형성하기 위한 다양한 기술들이 제안되었다. 그 기술 중의 하나가 스페이서(spacer)를 이용한 패터닝 기술이다.
스페이서를 이용한 패터닝 기술은, 식각 대상막 위에 일정 크기의 물질막 패턴을 형성하고 그 물질막 패턴의 주위에 스페이서를 형성한 다음 스페이서를 식각 마스크로 사용하여 하부의 식각 대상막을 식각함으로써, 스페이서의 두께 정도로 미세한 패턴을 형성할 수 있도록 하는 방법이다. 그러나, 종래의 스페이서를 이용 한 패터닝 방법에는 한계가 있으며, 포토마스크 상에 형성되는 패턴의 크기는 그대로 유지하면서 최종적으로 동일한 피치(pitch) 내에 보다 많은 라인(line)과 스페이스(space)를 형성할 수 있는 개선된 패턴 형성방법이 요구된다.
본 발명이 이루고자 하는 기술적 과제는, 포토마스크 상의 패턴 크기는 그대로 유지하면서 최종적으로 동일한 피치(pitch) 내에 보다 많은 라인(line)과 스페이스(space)를 형성할 수 있는 반도체 소자의 미세 패턴 형성방법을 제공하는 데 있다.
상기 기술적 과제를 달성하기 위하여 본 발명에 따른 반도체 소자의 미세 패턴 형성방법은, 식각 대상막 상에 마스크층을 형성하는 단계와, 상기 마스크층 상에, 제1 패턴을 형성하는 단계와, 상기 제1 패턴의 크기를 감소시키는 단계와, 상기 제1 패턴의 측면에 제1 스페이서를 형성하는 단계와, 상기 제1 패턴을 제거하는 단계와, 상기 제1 스페이서를 마스크로 하여 상기 마스크층을 패터닝한 후 상기 제1 스페이서를 제거하는 단계와, 패터닝된 상기 마스크층의 표면을 산화시키는 단계와, 상기 마스크층 표면의 산화된 부분을 제거하여 그 크기가 축소된 마스크층을 형성하는 단계와, 상기 마스크층의 측벽에 제2 스페이서를 형성한 후, 상기 마스크층을 제거하는 단계, 및 상기 제2 스페이서를 마스크로 하여 상기 식각 대상막을 패터닝하는 단계를 포함하는 것을 특징으로 한다.
상기 식각 대상막은 단층 또는 다층으로 이루어진 것일 수 있다.
상기 제1 패턴은 상기 마스크층에 대해 식각 선택비를 갖는 물질로 형성할 수 있다.
상기 마스크층은 폴리실리콘막, 금속막 또는 실리사이드로 형성하고, 상기 제1 패턴은 옥사이드, 나이트라이드, 아몰퍼스 카본 또는 실리콘옥시나이트라이드(SiON) 중의 어느 하나로 형성할 수 있다.
상기 제1 패턴의 크기를 감소시키는 단계는, 상기 제1 패턴에 대해 소정 시간동안 등방성 식각을 수행하는 단계를 포함할 수 있다.
상기 제1 패턴에 대한 등방성 식각은 플라즈마를 이용한 건식식각 또는 케미컬을 이용한 습식식각 방법으로 이루어질 수 있다.
상기 제1 패턴의 크기를 감소시키는 단계는, 상기 제1 패턴의 표면을 산화시키는 단계와, 상기 제1 패턴 표면의 산화된 부분을 제거하는 단계를 포함할 수 있다.
상기 제1 패턴의 크기를 감소시키는 단계는, 상기 제1 패턴의 표면을 질화시키는 단계와, 상기 제1 패턴 표면의 질화된 부분을 제거하는 단계를 포함할 수 있다.
상기 제1 스페이서는 상기 제1 패턴 및 상기 마스크층에 대해 식각 선택비가 있는 물질로 형성할 수 있다.
상기 제2 스페이서는 상기 제1 패턴 및 상기 식각 대상막에 대해 식각 선택비가 있는 물질로 형성할 수 있다.
본 발명에 의한 반도체 소자의 미세 패턴 형성방법에 따르면, 포토마스크 상의 패턴의 크기는 그대로 유지하면서 최종적으로 동일한 피치(pitch) 내에 반도체 기판 상에 보다 많은 라인 및 스페이스를 구현할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되는 것으로 해석되어서는 안된다.
본 발명은, 포토마스크 상에 레이아웃된 패턴의 크기는 그대로 유지하면서 반도체기판 상에 동일한 피치 내에 더 많은 라인/스페이스가 구현될 수 있도록 하는 미세 패턴 형성방법을 제시한다.
도 1 내지 도 8은 본 발명의 반도체 소자의 미세 패턴 형성방법을 설명하기 위하여 도시한 단면도들이다.
도 1을 참조하면, 반도체기판(100) 상에 패터닝할 식각대상막(110)을 형성한다. 상기 식각 대상막(110)은 단일층 또는 두 층 이상이 적층된 다층막일 수 있다. 메모리소자의 경우, 상기 식각 대상막(110)은 예컨대 폴리실리콘막으로 이루어진 트랜지스터의 게이트 도전층과, 예컨대 텅스텐실리사이드(WSi)로 이루어진 게이트 금속막이 적층된 구조일 수 있다.
상기 식각 대상막(110) 상에, 식각 대상막을 패터닝할 때 마스크로 사용될 제1 마스크층(120)을 형성한다. 제1 마스크층(120)은 다층의 식각 대상막을 패터닝하기 위하여 단일막 또는 둘 이상의 적층막으로 형성할 수 있다. 제1 마스크층(120)을 형성하기 위한 물질은 식각 대상막의 종류에 따라 달라질 수 있다. 예를 들어, 식각 대상막(110)이 게이트 도전층으로서 폴리실리콘막을 포함할 경우 제1 마스크층(120)은 게이트 하드마스크로서 옥사이드, 나이트라이드, 아멀퍼스 카본(amorphous carbon), 또는 실리콘옥시나이트라이드(SiON)로 형성할 수 있다. 경우에 따라서 제1 마스크층(120)을 생략할 수도 있다.
상기 제1 마스크층(120) 상에 제2 마스크층(130)을 형성한다. 제2 마스크층(130)은 후속 단계에서 제1 마스크층(120)을 더욱 미세한 크기로 패터닝하기 위한 것으로, 제1 마스크층(120)에 대해 식각 선택비를 갖는 물질로 형성한다. 예컨대, 제1 마스크층(120)이 옥사이드, 나이트라이드, 아멀퍼스 카본(amorphous carbon), 또는 실리콘옥시나이트라이드(SiON)로 이루어진 경우 제2 마스크층(130)은 금속, 실리사이드, 또는 폴리실리콘막으로 형성할 수 있다.
상기 제2 마스크층(130) 상에, 사진식각 공정을 통해 제1 패턴(140)을 형성한다. 제1 패턴(140)은 옥사이드, 나이트라이드, 아몰퍼스 카본(amorphous carbon) 또는 실리콘옥시나이트라이드(SiON) 등 다양한 물질로 형성할 수 있는데, 제2 마스크층(130)을 구성하는 물질에 대해 식각 선택비를 갖는 물질로 형성하는 것이 바람직하다. 상기 제1 패턴(140)은 포토마스크(도시되지 않음) 상에 형성된 패턴과 동일한 폭으로 형성되며, 제1 피치(pitch)를 갖는다.
도 2를 참조하면, 제1 패턴(140)에 대해 등방성 식각을 실시하여 제1 패턴의 크기를 감소시킨다. 제1 패턴(140)에 대한 등방석 식각은 플라즈마를 이용한 건식식각 또는 식각액을 사용한 습식식각 방법으로 수행할 수 있으며, 제1 패턴(140)을 구성하는 물질에 따라 식각방법, 식각가스 또는 식각액을 적절히 선택할 수 있다.
제1 패턴(140)의 크기를 감소시키기 위하여 등방성 식각을 실시하는 대신에, 후속에서 실시할 산화 또는 질화 공정 및 산화막 또는 질화막 제거 공정을 실시할 수 있다. 즉, 제1 패턴(140)의 표면을 일정 두께 산화 또는 질화시킨 다음, 산화막 또는 질화막 식각제를 사용하여 제1 패턴(140) 표면의 산화막 또는 질화막을 제거하면 제1 패턴의 크기를 감소시킬 수 있게 된다.
도 3을 참조하면, 제1 패턴(140)에 대한 등방성 식각을 수행한 결과물 상에 스페이서막을 형성한다. 이 스페이서막은 후속 제1 패턴(140)에 대한 식각 공정에서 제1 패턴이 제거되는 동안 식각되지 않고 남아 있어야 하므로, 제1 패턴(140)과 식각 선택비가 있는 막으로 형성하여야 한다. 스페이서막의 두께는 제1 패턴(140)의 크기 및 후속 단계에서 형성될 하드 마스크 패턴의 크기를 고려하여 결정한다.
다음에, 상기 스페이서막에 대해 이방성 식각을 실시하여 제1 패턴(140)의 측벽에 스페이서(150)를 형성한다. 스페이서막에 대한 이방성 식각은 예를 들면 플라즈마를 이용한 건식식각을 사용할 수 있다. 스페이서(150)의 두께는 제1 패턴(140)의 크기 및 제2 마스크층(130) 패턴의 크기를 고려하여 결정한다.
도 4를 참조하면, 스페이서 사이에 잔류하던 제1 패턴들을 제거하여 스페이서(150)만 남긴다. 이때, 제1 패턴은 플라즈마 또는 식각액을 사용하여 제거할 수 있으며, 제1 패턴을 구성하는 물질 및 스페이서 물질을 고려하여 식각 방법 및 가스, 식각액 등을 선택할 수 있다. 제1 패턴을 제거한 후 남아 있는 스페이서(150)를 식각 마스크로 사용하여 노출된 영역의 제2 마스크층을 식각하여 제2 마스크층 패턴(130a)을 형성한다.
도 5를 참조하면, 스페이서를 제거한 다음, 제2 마스크층 패턴의 크기를 감소시키기 위해, 제2 마스크층 패턴의 표면을 일정 두께 산화시키킨다. 그러면 도시된 것과 같이, 제2 마스크층 패턴(130b)의 상부 및 측면 표면에 산화막(135)이 형성된다. 또는, 제2 마스크층 패턴의 표면을 산화시키는 대신에 질소 가스를 포함하는 분위기에서 제2 마스크 패턴의 표면을 질화시켜 질화막이 형성되도록 할 수도 있다. 상기 산화막(135) 또는 질화막이 제거되고 남은 제2 마스크층 패턴(130b)에 의해 최종 식각 대상막의 패터닝 간격이 결정되므로, 산화막(135) 또는 질화막의 두께는 최종적으로 구현하고자 하는 패턴의 간격에 따라 결정된다.
도 6을 참조하면, 상기 제2 마스크층 패턴(130b)의 표면에 형성된 산화막을 제거한다. 이때 습식식각 방법을 사용할 수 있다. 이로써, 제2 마스크층 패턴(130b)의 크기는 제거된 산화막 두께만큼 작아지게 된다.
다음에, 제2 마스크층 패턴(130b)의 측벽에 스페이서(160)를 형성한다. 이 스페이서(160)는 제2 마스크층 패턴(130b)이 제거되는 동안 식각되지 않는 물질, 즉 식각 선택비가 있는 막으로 형성할 수 있으며, 스페이서(160)의 두께는 최종적으로 형성될 식각 대상막 패턴의 크기를 고려하여 설정할 수 있다.
도 7을 참조하면, 스페이서(160) 사이에 잔류하는 제2 마스크층 패턴을 제거한다. 이때, 플라즈마를 이용한 건식식각 또는 습식 케미컬을 이용한 습식식각 방법을 사용할 수 있다. 그러면, 제1 마스크층(120) 상에는 스페이서(160)만 남게 된다. 스페이서(160)의 폭이 최종 구현하고자 하는 패턴의 폭이 되며, 스페이서(160)의 간격이 패턴의 간격이 된다.
도 8을 참조하면, 상기 스페이서를 식각 마스크로 사용하여 노출된 영역의 제1 마스크층을 식각한다. 스페이서를 제거한 후 패터닝된 제1 마스크층(120a)을 마스크로 하여 식각 대상막을 패터닝하여 최종적으로 구현하고자 하는 대상막 패턴(110a)을 형성한다. 상기 대상막 패턴(110a)은 스페이서의 폭과 동일한 폭을 가지며 스페이서의 간격과 동일한 간격으로 형성된다. 도 1에 도시된 최초의 포토마스크 상의 패턴과 동일한 크기인 제1 패턴(140)과 비교하면, 동일한 피치(pitch) 내에 네 개의 패턴과 스페이스(space)가 구현되었음을 알 수 있다. 즉, 패턴 밀집도가 네 배 증가된 것이다.
이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능함은 당연하다.
도 1 내지 도 8은 본 발명의 반도체 소자의 미세 패턴 형성방법을 설명하기 위하여 도시한 단면도들이다.

Claims (10)

  1. 식각 대상막 상에 마스크층을 형성하는 단계;
    상기 마스크층 상에, 제1 패턴을 형성하는 단계;
    상기 제1 패턴의 크기를 감소시키는 단계;
    상기 제1 패턴의 측면에 제1 스페이서를 형성하는 단계;
    상기 제1 패턴을 제거하는 단계;
    상기 제1 스페이서를 마스크로 하여 상기 마스크층을 패터닝한 후 상기 제1 스페이서를 제거하는 단계;
    패터닝된 상기 마스크층의 표면을 산화시키는 단계;
    상기 마스크층 표면의 산화된 부분을 제거하여 그 크기가 축소된 마스크층을 형성하는 단계;
    상기 마스크층의 측벽에 제2 스페이서를 형성한 후, 상기 마스크층을 제거하는 단계; 및
    상기 제2 스페이서를 마스크로 하여 상기 식각 대상막을 패터닝하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 미세 패턴 형성방법.
  2. 제1항에 있어서,
    상기 식각 대상막은 단층 또는 다층으로 이루어진 것을 특징으로 하는 반도체 소자의 미세 패턴 형성방법.
  3. 제1항에 있어서,
    상기 제1 패턴은 상기 마스크층에 대해 식각 선택비를 갖는 물질로 형성하는 것을 특징으로 하는 반도체 소자의 미세 패턴 형성방법.
  4. 제3항에 있어서,
    상기 마스크층은 폴리실리콘막, 금속막 또는 실리사이드로 형성하고,
    상기 제1 패턴은 옥사이드, 나이트라이드, 아몰퍼스 카본 또는 실리콘옥시나이트라이드(SiON) 중의 어느 하나로 형성하는 것을 특징으로 하는 반도체 소자의 미세 패턴 형성방법.
  5. 제1항에 있어서,
    상기 제1 패턴의 크기를 감소시키는 단계는,
    상기 제1 패턴에 대해 소정 시간동안 등방성 식각을 수행하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 미세 패턴 형성방법.
  6. 제5항에 있어서,
    상기 제1 패턴에 대한 등방성 식각은 플라즈마를 이용한 건식식각 또는 케미컬을 이용한 습식식각 방법으로 이루어지는 것을 특징으로 하는 반도체 소자의 미세 패턴 형성방법.
  7. 제1항에 있어서,
    상기 제1 패턴의 크기를 감소시키는 단계는,
    상기 제1 패턴의 표면을 산화시키는 단계와,
    상기 제1 패턴 표면의 산화된 부분을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 미세 패턴 형성방법.
  8. 제1항에 있어서,
    상기 제1 패턴의 크기를 감소시키는 단계는,
    상기 제1 패턴의 표면을 질화시키는 단계와,
    상기 제1 패턴 표면의 질화된 부분을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 미세 패턴 형성방법.
  9. 제1항에 있어서,
    상기 제1 스페이서는 상기 제1 패턴 및 상기 마스크층에 대해 식각 선택비가 있는 물질로 형성하는 것을 특징으로 하는 반도체 소자의 미세 패턴 형성방법.
  10. 제1항에 있어서,
    상기 제2 스페이서는 상기 제1 패턴 및 상기 식각 대상막에 대해 식각 선택 비가 있는 물질로 형성하는 것을 특징으로 하는 반도체 소자의 미세 패턴 형성방법.
KR1020080136778A 2008-12-30 2008-12-30 반도체 소자의 미세 패턴 형성방법 KR101057191B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020080136778A KR101057191B1 (ko) 2008-12-30 2008-12-30 반도체 소자의 미세 패턴 형성방법
US12/492,720 US20100167211A1 (en) 2008-12-30 2009-06-26 Method for forming fine patterns in a semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020080136778A KR101057191B1 (ko) 2008-12-30 2008-12-30 반도체 소자의 미세 패턴 형성방법

Publications (2)

Publication Number Publication Date
KR20100078499A KR20100078499A (ko) 2010-07-08
KR101057191B1 true KR101057191B1 (ko) 2011-08-16

Family

ID=42285371

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020080136778A KR101057191B1 (ko) 2008-12-30 2008-12-30 반도체 소자의 미세 패턴 형성방법

Country Status (2)

Country Link
US (1) US20100167211A1 (ko)
KR (1) KR101057191B1 (ko)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103311123B (zh) * 2012-03-14 2016-06-08 中国科学院微电子研究所 半导体器件制造方法
CN104157574B (zh) * 2014-07-31 2018-06-05 上海集成电路研发中心有限公司 双重图形化鳍式晶体管的鳍结构线顶端切断方法
CN105448735A (zh) * 2014-09-04 2016-03-30 中国科学院微电子研究所 鳍式场效应晶体管及其鳍的制造方法
KR102170701B1 (ko) * 2015-04-15 2020-10-27 삼성전자주식회사 반도체 장치 제조 방법
CN106601610A (zh) * 2015-10-14 2017-04-26 中国科学院微电子研究所 一种形成小间距鳍体的方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100761857B1 (ko) 2006-09-08 2007-09-28 삼성전자주식회사 반도체 소자의 미세패턴 형성방법 및 이를 이용한 반도체소자의 제조방법

Family Cites Families (35)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5328810A (en) * 1990-05-07 1994-07-12 Micron Technology, Inc. Method for reducing, by a factor or 2-N, the minimum masking pitch of a photolithographic process
US5303406A (en) * 1991-04-29 1994-04-12 Motorola, Inc. Noise squelch circuit with adaptive noise shaping
DE69712485T2 (de) * 1997-10-23 2002-12-12 Sony Int Europe Gmbh Sprachschnittstelle für ein Hausnetzwerk
US6928404B1 (en) * 1999-03-17 2005-08-09 International Business Machines Corporation System and methods for acoustic and language modeling for automatic speech recognition with large vocabularies
US6864041B2 (en) * 2001-05-02 2005-03-08 International Business Machines Corporation Gate linewidth tailoring and critical dimension control for sub-100 nm devices using plasma etching
US7139722B2 (en) * 2001-06-27 2006-11-21 Bellsouth Intellectual Property Corporation Location and time sensitive wireless calendaring
US6604059B2 (en) * 2001-07-10 2003-08-05 Koninklijke Philips Electronics N.V. Predictive calendar
US6985865B1 (en) * 2001-09-26 2006-01-10 Sprint Spectrum L.P. Method and system for enhanced response to voice commands in a voice command platform
US7956766B2 (en) * 2003-01-06 2011-06-07 Panasonic Corporation Apparatus operating system
US7529671B2 (en) * 2003-03-04 2009-05-05 Microsoft Corporation Block synchronous decoding
DE10354259A1 (de) * 2003-11-20 2005-06-09 Wacker-Chemie Gmbh Verfahren zur Herstellung von Carbonylreste-aufweisenden Organosiliciumverbindungen
WO2005062293A1 (ja) * 2003-12-05 2005-07-07 Kabushikikaisha Kenwood オーディオ機器制御装置、オーディオ機器制御方法及びプログラム
ATE404967T1 (de) * 2003-12-16 2008-08-15 Loquendo Spa Text-zu-sprache-system und verfahren, computerprogramm dafür
US7693715B2 (en) * 2004-03-10 2010-04-06 Microsoft Corporation Generating large units of graphonemes with mutual information criterion for letter to sound conversion
US7496512B2 (en) * 2004-04-13 2009-02-24 Microsoft Corporation Refining of segmental boundaries in speech waveforms using contextual-dependent models
TWI252049B (en) * 2004-07-23 2006-03-21 Inventec Corp Sound control system and method
US7636657B2 (en) * 2004-12-09 2009-12-22 Microsoft Corporation Method and apparatus for automatic grammar generation from data entries
US7508373B2 (en) * 2005-01-28 2009-03-24 Microsoft Corporation Form factor and input method for language input
US7925525B2 (en) * 2005-03-25 2011-04-12 Microsoft Corporation Smart reminders
US7826945B2 (en) * 2005-07-01 2010-11-02 You Zhang Automobile speech-recognition interface
US20070073725A1 (en) * 2005-08-05 2007-03-29 Realnetworks, Inc. System and method for sharing personas
US7496798B2 (en) * 2006-02-14 2009-02-24 Jaw Link Data-centric monitoring method
US7488685B2 (en) * 2006-04-25 2009-02-10 Micron Technology, Inc. Process for improving critical dimension uniformity of integrated circuit arrays
KR100883657B1 (ko) * 2007-01-26 2009-02-18 삼성전자주식회사 음성 인식 기반의 음악 검색 방법 및 장치
US8019606B2 (en) * 2007-06-29 2011-09-13 Microsoft Corporation Identification and selection of a software application via speech
US7675193B2 (en) * 2007-07-10 2010-03-09 Silverstone Technology Co., Ltd. Selective independent overload and group overload protection circuit of power supply
US8190359B2 (en) * 2007-08-31 2012-05-29 Proxpro, Inc. Situation-aware personal information management for a mobile device
US20090112677A1 (en) * 2007-10-24 2009-04-30 Rhett Randolph L Method for automatically developing suggested optimal work schedules from unsorted group and individual task lists
EP2219206A4 (en) * 2007-11-06 2011-04-27 Nikon Corp CONTROL DEVICE, EXPOSURE METHOD AND EXPOSURE DEVICE
US8285344B2 (en) * 2008-05-21 2012-10-09 DP Technlogies, Inc. Method and apparatus for adjusting audio for a user environment
US8423288B2 (en) * 2009-11-30 2013-04-16 Apple Inc. Dynamic alerts for calendar events
US8166019B1 (en) * 2008-07-21 2012-04-24 Sprint Communications Company L.P. Providing suggested actions in response to textual communications
US9200913B2 (en) * 2008-10-07 2015-12-01 Telecommunication Systems, Inc. User interface for predictive traffic
US8321527B2 (en) * 2009-09-10 2012-11-27 Tribal Brands System and method for tracking user location and associated activity and responsively providing mobile device updates
CN103688279A (zh) * 2011-04-25 2014-03-26 韦韦欧股份有限公司 用于智能个人时间表助理的系统和方法

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100761857B1 (ko) 2006-09-08 2007-09-28 삼성전자주식회사 반도체 소자의 미세패턴 형성방법 및 이를 이용한 반도체소자의 제조방법

Also Published As

Publication number Publication date
US20100167211A1 (en) 2010-07-01
KR20100078499A (ko) 2010-07-08

Similar Documents

Publication Publication Date Title
US7576010B2 (en) Method of forming pattern using fine pitch hard mask
KR102250656B1 (ko) 반도체 소자의 패턴 형성 방법
US8242022B2 (en) Method for forming fine pattern using quadruple patterning in semiconductor device
JP4583980B2 (ja) 半導体デバイス製造方法および半導体構造
US8728945B2 (en) Method for patterning sublithographic features
US8110340B2 (en) Method of forming a pattern of a semiconductor device
US20080286449A1 (en) Template for Nano Imprint Lithography Process and Method of Manufacturing Semiconductor Device Using the Same
JP5100198B2 (ja) 半導体素子の微細パターンの形成方法
KR100875662B1 (ko) 반도체 소자의 패턴 형성 방법
KR20060113162A (ko) 반도체 소자의 패턴 형성 방법
KR101057191B1 (ko) 반도체 소자의 미세 패턴 형성방법
KR101087311B1 (ko) 반도체 장치를 제조하는 방법
KR20090049524A (ko) 스페이서를 이용한 반도체소자의 미세 패턴 형성 방법
EP2160754B1 (en) Method for selectively forming asymmetrical features using a symmetrical photomask during fabrication of a semiconductor device
KR100843239B1 (ko) 더블 패터닝 공정을 이용하는 반도체 소자의 미세 패턴형성 방법
KR100924015B1 (ko) 반도체 소자의 미세 패턴 형성 방법
KR20100107208A (ko) 반도체 장치의 미세패턴 제조방법
US7648924B2 (en) Method of manufacturing spacer
KR100955927B1 (ko) 반도체소자의 미세패턴 형성방법
KR100875653B1 (ko) 반도체 소자의 미세 패턴 형성 방법
JP2012204453A (ja) 配線の形成方法
KR100661236B1 (ko) 플래시메모리소자의 플로팅게이트 형성방법
US20090191712A1 (en) Manufacturing method of semiconductor device
US20090162794A1 (en) Method for fabricating semiconductor device
KR20090000882A (ko) 반도체소자의 미세 패턴 형성방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee