KR20080002536A - 반도체 소자의 미세 패턴 형성 방법 - Google Patents

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Abstract

본 발명은 이종의 폴리머 하드마스크를 적용하고, 이 때 이종의 하드마스크의 식각시 하드마스크 패턴의 변형을 방지하여 60㎚ 이하의 미세 패턴을 구현하는데 적합한 반도체 소자의 미세 패턴 형성 방법을 제공하기 위한 것으로, 이를 위한 본 발명의 반도체 소자의 미세 패턴 형성 방법은 식각대상층 상부에 카본이 다량 함유된 제1폴리머층과 실리콘이 다량 함유된 제2폴리머층을 차례로 형성하는 단계; 저온 기판 온도 분위기에서 상기 제2폴리머층을 패터닝하는 단계; O2가 배제된 저온 기판 온도 분위기에서 상기 제1폴리머층을 식각하는 단계; 및 상기 식각대상층을 식각하는 단계를 포함하며, 이에 따라 본 발명은 60㎚ 이하의 고집적 소자에서 카본을 다량 함유한 폴리머 하드마스크의 패턴 식각시 패턴 변형을 방지하여 구현하고자 하는 미세 패턴을 효과적으로 패터닝할 수 있다.
하드마스크, 카본리치폴리머, 실리콘리치폴리머, 스핀온코팅, 패턴 변형

Description

반도체 소자의 미세 패턴 형성 방법{METHOD FOR FABRICATING FINE PATTERN IN SEMICONDUCTOR DEVICE}
도 1a 및 도 1b는 패턴 변형의 문제점을 나타낸 TEM 사진.
도 2a 내지 도 2d는 본 발명의 제1실시예에 따른 반도체 소자의 미세 패턴 형성 방법을 도시한 단면도.
도 3은 본 발명의 제1실시예를 적용한 결과를 나타낸 TEM 사진.
* 도면의 주요 부분에 대한 부호의 설명
21 : 반도체 기판 22 : 식각대상층
23 : 제1폴리머층 24 : 제2폴리머층
25 : 포토레지스트 패턴
본 발명은 반도체 제조 기술에 관한 것으로, 특히 반도체 소자의 미세 패턴 형성 방법에 관한 것이다.
현재 100㎚ 이하의 미세 패턴 형성시 비정질 카본(Amorphous Carbon)을 NMOSFET 소자 패터닝용 하드마스크 적층체의 일부로 사용하는 기술을 사용하는데, 이 기술은 패터닝이 용이하고, 기존의 실리콘산화막(SiO2), 실리콘질화막(Si3N4) 및 실리콘산화질화막(SiON)의 캡핑 또는 보호 물질에 비하여 선택비(Selectivity)가 우수한 것으로 알려져 있다.
그러나, 비정질 카본을 하드마스크로 사용하면, 폴리실리콘막을 하드마스크로 사용할 때에 비해 비용이 많이 들어 제조 단가가 5∼10 배 정도 상승하는 문제가 있다.
또한, 비정질 카본은 주변 회로 상의 깊은 단차를 갖는 지역, 예컨대 포토 및 식각 공정의 모니터링을 위해 사용되는 각종 키박스(정렬키)에 증착될 때, 스텝 커버리지(Step Coverage)가 열악하여, 이후 증착되는 실리콘산화질화막(SiON)이 불균일하게 증착된다. 이로 인해, 노광 공정 중 포토레지스트에 대한 리워크(Rework) 공정을 실시하는 경우, 비정질 카본의 일부가 소실되어 그 부분에서 리프팅(Lifting) 및 파티클 발생과 같은 소자의 불량 현상을 유발하는 문제가 있다.
본 발명은 상기한 종래 기술의 문제점을 해결하기 위해 제안된 것으로, 이종의 폴리머 하드마스크를 적용하고, 이 때 이종의 하드마스크의 식각시 하드마스크 패턴의 변형을 방지하여 60㎚ 이하의 미세 패턴을 구현하는데 적합한 반도체 소자의 미세 패턴 형성 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 특징적인 본 발명은 식각대상층 상부에 카본이 다량 함유된 제1폴리머층과 실리콘이 다량 함유된 제2폴리머층을 차례로 형성하는 단계, 저온 기판 온도 분위기에서 상기 제2폴리머층을 패터닝하는 단계, O2가 배제된 저온 기판 온도 분위기에서 상기 제1폴리머층을 식각하는 단계, 및 상기 식각대상층을 식각하는 단계를 포함한다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
본 발명은 이종의 폴리머 하드마스크(상부는 실리콘을 다량 함유한 제2폴리머층, 하부는 카본을 다량 함유한 제1폴리머층)를 스핀 온 코팅(Spin on Coating) 방식으로 연속 도포하고, 포토레지스트 패턴 공정을 실시한다.
그리고 나서 플라즈마를 사용하는 식각 공정시, 상부의 실리콘을 다량 함유한 제2폴리머(Si-rich polymer) 하드마스크를 이용하여 하부 하드마스크로 사용될 카본을 다량 함유한 제1폴리머층(Carbon-rich polymer)을 식각한다.
한편, 소자가 고집적화됨에 따라 제2폴리머층 식각시 측벽의 폴리머 제어가 어려워 보잉(Bowing) 현상에 취약하며, 제1폴리머층 식각시 사용하는 식각 가스에 의해 제2폴리머층이 손상되어 패턴 불량이 발생할 수 있다.
도 1a 및 도 1b는 패턴 변형의 문제점을 나타낸 TEM 사진이다.
도 1a는 80㎚ 패턴 사이즈를 갖는 패턴을 나타낸 사진이고, 도 1b는 60㎚ 패턴 사이즈를 갖는 패턴을 나타낸 사진으로서, 동일한 공정 조건을 적용하여 제2폴리머 하드마스크를 사용하여 제1폴리머층을 식각한 경우이다. 패턴 사이즈가 감소함에 따라 제1폴리머 하드마스크의 심한 패턴 변형('A') 현상을 볼 수 있다.
따라서, 본 발명은 서로 다른 폴리머 하드마스크를 사용하되, 60㎚의 미세 형성시 패턴 변형 방지를 위한 식각 처리를 제안한다.
도 2a 내지 도 2d는 본 발명의 일실시예에 따른 반도체 소자의 미세 패턴 형성 방법을 도시한 단면도이다.
도 2a에 도시된 바와 같이, 반도체 기판(21) 상부에 식각대상층(22)을 형성한다. 본 발명의 실시예에서 식각대상층(22)은 도전층, 절연층 또는 실리콘과 같은 반도체층이 될 수 있다.
계속해서, 식각대상층(22) 상에 스핀 온 코팅(Spin on Coating, SOC) 방식을 이용하여 카본을 다량 함유한 제1폴리머층(Carbon-rich polymer, 23)과 실리콘을 다량 함유한 제2폴리머층(Si-rich polymer, 24)을 차례로 형성한다. 제2폴리머층(24)은 실록산(Sioxane) 또는 SSQ(Silsesqioxane) 타입으로 형성하며, 20∼45% 의 실리콘 함량을 가진다. 다음으로, 제2폴리머층(24)의 소정 영역 상에 포토레지 스트 패턴(25)을 형성한다.
도 2b에 도시된 바와 같이, 포토레지스트 패턴(25)을 식각 베리어(Etch barrier)로 사용하여 제2폴리머층(24)을 식각하여 제2폴리머 하드마스크(24A)를 형성한다. 이하, 식각된 제2폴리머층(24)을 제2폴리머 하드마스크(24A)라고 약칭한다.
제2폴리머층(24) 식각은 불소계 가스, 예컨대, CF4 가스가 포함된 식각 가스를 사용하며 자세히는 CF4, CF4/CHF3 및 CF4/O2 으로 이루어진 그룹에서 선택된 어느 한 식각 가스를 사용한다.
불소계 가스는 제2폴리머층 식각시 주식각가스(Main Etch gas)로 사용되며, 이때, CHF3와 O2는 임계 치수를 조절하는 기능을 한다. 한편, 제2폴리머층(24) 식각시 -10∼30℃ 의 기판 온도 분위기를 유지하도록 한다. 상기한 온도 분위기에서 식각을 진행하므로 패턴의 변형을 감소시키는데 매우 큰 효과가 있다. 제2폴리머층(24)의 식각 후, 포토레지스트 패턴(25)은 모두 또는 일부 제거된다.
도 2c에 도시된 바와 같이, 제2폴리머 하드마스크(24A)를 식각 베리어로 사용하여 제1폴리머층(23)을 식각한다. 제1폴리머층(23)은 N2/H2 또는 N2/H2/CO를 식각 가스로 사용하여 식각한다.
제1폴리머층 식각시 통상적으로 N2/O2 또는 N2/H2 가스를 사용하여 식각한다. N2/O2 만을 사용하는 식각 공정에서는 제2폴리머 하드마스크(24A) 측벽의 폴리머 제 어가 어려워 보잉(Bowing) 현상에 취약하며, N2/H2 만을 사용하는 식각 공정에서는 제1폴리머층(23) 식각 속도가 낮은 문제가 있다. 뿐만 아니라, 제1폴리머층(23) 식각시 제1폴리머층(23) 식각시 사용하는 식각 가스에 의해 제2폴리머 하드마스크(24A)가 식각 손실되어, 하부막들 패터닝 시 패턴 변형이 발생하는 문제가 있다.
그러므로, 본 발명에서 제1폴리머층(23) 식각시에 O2가 배제된 N 2 / H 2 또는 N2/H2/CO 가스를 사용하여 제2폴리머 제1폴리머층(23) 식각시 패턴 변형을 방지할 수 있다.
상기한 식각 가스를 사용하여 제1폴리머층(23)을 식각하므로, 패턴 변형 없이 구현하고자 하는 선폭을 유지할 수 있다. 이하, 식각된 제1폴리머층(23)을 제1폴리머 하드마스크(23A)라고 약칭한다.
한편, N2/H2 또는 N2/H2/CO 가스에서, N2와 H2의 비율은 1:2.5의 비율을 가지도록 하므로서, 패턴 변형 억제와 임계 치수를 조절하는 효과가 있다.
제1폴리머층(24) 식각시 -10∼30℃ 의 기판 온도 분위기를 유지하도록 한다. 상기한 온도 분위기에서 식각을 진행하므로서 패턴의 변형을 감소시키는 효과가 있다.
도 2d에 도시된 바와 같이, 제2폴리머 하드마스크(24A)와 제1폴리머 하드마스크(23A)를 식각 베리어로 식각대상층(22)을 식각하여 식각대상층 패턴(22A)을 형성한다. 이하, 식각된 식각대상층(22)을 식각대상층 패턴(22A)이라고 약칭한다.
도 3은 본 발명의 제1실시예를 적용한 결과를 나타낸 TEM 사진이다.
도 3을 참조하면, 제2폴리머 하드마스크를 사용하여 제1폴리머층을 식각할 때, 패턴 변형 없이 미세 패턴을 구현함을 알 수 있다.
상술한 바와 같이, 식각대상층을 식각하기 위한 하드마스크로 카본을 다량 함유한 제1폴리머층과 실리콘을 다량 함유한 제2폴리머층을 하드마스크 사용하여, 단차가 깊은 지역의 스텝 커버리지 특성을 개선할 수 있다.
또한, 제2폴리머 하드마스크로 제1폴리머층을 식각할 때, O2 가 배제된 N2/H2 또는 N2/H2/CO 가스를 주식각가스로 사용하여 제1폴리머층 식각시 제2폴리머 하드마스크의 식각 손실을 방지할 수 있다.
따라서, 제2폴리머 하드마스크 및 제1폴리머 하드마스크의 패턴 변형을 방지하여 60㎚의 미세 선폭을 가지는 패턴을 형성할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 본 발명은, 60㎚ 이하의 고집적 소자에서 카본을 다량 함유한 폴리머 하드마스크의 패턴 식각시 패턴 변형을 방지하여 구현하고자 하는 미세 패턴을 효과적으로 패터닝할 수 있다.

Claims (7)

  1. 식각대상층 상부에 카본이 다량 함유된 제1폴리머층과 실리콘이 다량 함유된 제2폴리머층을 차례로 형성하는 단계;
    저온 기판 온도 분위기에서 상기 제2폴리머층을 패터닝하는 단계;
    O2가 배제된 저온 기판 온도 분위기에서 상기 제1폴리머층을 식각하는 단계; 및
    상기 식각대상층을 식각하는 단계
    를 포함하는 반도체 소자의 미세 패턴 형성 방법.
  2. 제1항에 있어서,
    상기 저온 기판 온도 본위기는,
    -10∼30℃ 에서 진행하는 반도체 소자의 미세 패턴 형성 방법.
  3. 제1항에 있어서,
    상기 저온 기판 온도 분위기에서 제2폴리머층을 패터닝하는 단계는,
    CF4, CF4/CHF3 및 CF4/O2 로 이루어진 그룹에서 선택된 어느 한 식각 가스를 사용하는 반도체 소자의 미세 패턴 형성 방법.
  4. 제1항에 있어서,
    상기 O2가 배제된 저온 기판 온도 분위기에서 상기 제1폴리머층을 식각하는 단계는,
    N2/H2 또는 N2/H2/CO 식각 가스를 사용하여 진행하는 반도체 소자의 미세 패턴 형성 방법.
  5. 제4항에 있어서,
    상기 N2/H2 또는 N2/H2/CO 식각 가스에서,
    상기 N2와 H2는 1∼2.5 비율을 가지는 반도체 소자의 미세 패턴 형성 방법.
  6. 제1항에 있어서,
    상기 제1폴리머층과 상기 제2폴리머층은,
    스핀온코팅에 의해 형성되는 반도체 소자의 미세 패턴 형성 방법.
  7. 제6항에 있어서,
    상기 제2폴리머층은,
    실록산(Sioxane) 또는 SSQ(Silsesqioxane) 타입으로 형성하며, 실리콘의 함량이 20∼45% 인 반도체 소자의 미세 패턴 형성 방법.
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TW096115226A TWI335048B (en) 2006-06-30 2007-04-30 Method for fabricating a fine pattern in a semiconductor device
US11/743,669 US7589026B2 (en) 2006-06-30 2007-05-03 Method for fabricating a fine pattern in a semiconductor device
CN2007101230405A CN101097843B (zh) 2006-06-30 2007-06-22 在半导体器件中制造精细图案的方法
JP2007164583A JP5164446B2 (ja) 2006-06-30 2007-06-22 半導体素子の微細パターン形成方法

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101360876B1 (ko) 2009-06-03 2014-02-11 어플라이드 머티어리얼스, 인코포레이티드 식각을 위한 방법 및 장치
US8901004B2 (en) * 2009-07-27 2014-12-02 Lam Research Corporation Plasma etch method to reduce micro-loading
CN109994379B (zh) * 2017-12-29 2021-10-19 长鑫存储技术有限公司 双重图形化方法及双重图形化结构

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60170238A (ja) * 1984-02-15 1985-09-03 Toyota Central Res & Dev Lab Inc ドライエツチング方法
JPH0319335A (ja) * 1989-06-16 1991-01-28 Fujitsu Ltd パターン形成方法
US5423945A (en) * 1992-09-08 1995-06-13 Applied Materials, Inc. Selectivity for etching an oxide over a nitride
JPH09270419A (ja) * 1996-04-01 1997-10-14 Sony Corp プラズマエッチング方法
US5920796A (en) * 1997-09-05 1999-07-06 Advanced Micro Devices, Inc. In-situ etch of BARC layer during formation of local interconnects
US6949203B2 (en) * 1999-12-28 2005-09-27 Applied Materials, Inc. System level in-situ integrated dielectric etch process particularly useful for copper dual damascene
US6573030B1 (en) * 2000-02-17 2003-06-03 Applied Materials, Inc. Method for depositing an amorphous carbon layer
JP3403372B2 (ja) * 2000-05-26 2003-05-06 松下電器産業株式会社 有機膜のエッチング方法、半導体装置の製造方法及びパターンの形成方法
JP3971088B2 (ja) * 2000-06-30 2007-09-05 株式会社東芝 パターン形成方法
KR100436220B1 (ko) * 2001-08-30 2004-06-12 주식회사 네패스 바닥 반사방지막용 유기 중합체, 그의 제조방법 및 그를함유하는 조성물
KR100425467B1 (ko) * 2001-09-29 2004-03-30 삼성전자주식회사 반도체소자를 위한 건식 식각방법
US20040018742A1 (en) * 2002-07-25 2004-01-29 Applied Materials, Inc. Forming bilayer resist patterns
US6787453B2 (en) * 2002-12-23 2004-09-07 Intel Corporation Barrier film integrity on porous low k dielectrics by application of a hydrocarbon plasma treatment
EP1599894A4 (en) * 2003-03-03 2010-04-28 Lam Res Corp PROCESS FOR IMPROVING PROFILE CONTROL AND N / P LOADING IN DOUBLE-DOTED GATE APPLICATIONS
KR100510558B1 (ko) 2003-12-13 2005-08-26 삼성전자주식회사 패턴 형성 방법
KR20060019668A (ko) 2004-08-28 2006-03-06 엘지전자 주식회사 2층 하드마스크를 이용한 실리콘온인슐레이터 웨이퍼의식각방법

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