JPS60170238A - ドライエツチング方法 - Google Patents

ドライエツチング方法

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JPS60170238A
JPS60170238A JP2523884A JP2523884A JPS60170238A JP S60170238 A JPS60170238 A JP S60170238A JP 2523884 A JP2523884 A JP 2523884A JP 2523884 A JP2523884 A JP 2523884A JP S60170238 A JPS60170238 A JP S60170238A
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JP
Japan
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etching
gas
nitrogen
resist
hydrogen
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JP2523884A
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English (en)
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Kiyoharu Hayakawa
清春 早川
Atsushi Miura
篤志 三浦
Mitsuharu Takigawa
滝川 光治
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Original Assignee
Toyota Central R&D Labs Inc
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    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 (技術分野) 木艷明は有機膜のドライエツチング方法、特にエツチン
グガスとして窒素ガスど、水素ガスの混合ガスを用いる
ことを特徴とする改良された有機膜のドライエツチング
方法に関する。
(従来技術) 近年、半導体集積器1g(r、、sr)の高密度化とと
もに、特にMOS−LS Iの製造工程においては、ポ
リシリコングー1〜@極やアルミニューム(A1)配線
に最小寸法1.0μm程度の微細パターンの形成が要求
されている。このため通常の被エツチング膜トに1層の
みのホトレジストを塗布し、これにマスクアライナ等に
よりマスクパターンをホトレジストに転写し、パターン
化されたホトレジストをエツチングマスクとして被エツ
チング膜をドライエツチングする従来の方法では、下地
の段差によるホ1−レジスト塗布膜厚の違いや、下地隣
接パターンからの光の反射等の原因によるパターン精度
の低下が問題となってきている。
このような問題を解決するため最近多層レジスト法によ
るパターン形成方法が検討されている。
通常の多層レジスト法は、基板側から段差の平坦化を行
うための平坦化レジス1へ層−中間層(無機薄膜)−ぽ
いレジスト層の3層構造であり、3層レジスト法と呼ば
れている。
第1図は3層しジスト法のプロセスの[略を示めすもで
ある。同図(1)に示すステップでは、基板1−(―に
被エツチング膜2を形成した後、平坦化レジスト層3を
塗布し、その上に例えば低温形成が可能なイオンプレー
トまたはスパッタS i O2膜の中間層4を形成した
後、薄い1ノジスト層5を塗布する。次に第1図(2)
に示すステップにおいて表面の平坦な薄いレジスト層5
にマスクパターンを露光、現像してレジストパターンを
形成する。第1図(3)に示すステップにおいて中間層
4をドライエツチング法によ番)サイドエッチを生ずる
ことなくドライエツチングし、次に同図(4)に示すス
テップいおいて中間層4をマスクとしてド層の平坦化レ
ジストM3をドライエツチング法により加Tし、次いで
同図(5)に示すステップにおいて被エツチング膜2を
前記(4)のステップで形成されたレジストパターンに
従ってドライエツチングすることにより、同図(6)゛
 のように段差を有する基板上に才?いても正確なパタ
ーン形成を実現できる。
この3層レジスト法のプロセスにおいて、中間層をエツ
チングマスクする平坦化レジスト層のドライエツチング
精度がエツチング膜のパターン形成精度を大きく左右す
ることは明白であり、高精度な微細パターンの転写には
、平坦化レジスト層のドライエツチングにサイドエッチ
のない垂直な異方性加工を達成する必要がある。従来、
3層しジス]〜法での平坦化レジスト層のドライエツチ
ングには酸素(02)ガスを用いた反応性イオンエツチ
ング法が用いられているが、そのように02ガス登用い
た場合、反応性イオンエツチング法において通常用いら
れる0、02〜0.4 Torr付近のエツチング圧力
範囲では等方性エツチングの性質のためサイドエツチン
グを生じ、パターン精度低下の問題を持つ。このため酸
素ガlスに起因するサイドエッチを防11;するように
0.001−0.01 Torrの低圧力下でのイオン
衝撃の強い条件下でエツチングを行なう必要があった。
このイオン衝撃の強い条件のため、平坦化レジスト層の
エツチングにおいて下地被エツチング膜がA1膜のよう
な場合、σイオン衝撃により下地A1が物理的にスパッ
タされ、平坦化レジスト加工側壁に再付着を生じやすく
、パターン精度低下やイオン衝撃による1、 S T素
子へのダメージ等実用にの問題がある。
また、尼近になって窒素(N2)ガスを用いた平坦化レ
ジスト層のエツチングにおいては、0.11’orr程
度のエツチング圧力においても、サイドエッチを生ぜず
、酸素ガスプラズマでの問題点は生し7ない特徴を持っ
ている。
しかしながら、窒素ガスプラズマを用いた場合において
も次のようないくつかの実用」二の問題を持っている。
(+)ホトレジストに対するエツチング速度が小さい。
(2)ilZ坦化レジしト層のエツチング後に下地被エ
ツチング膜表面に、レジストの分解物と思われろ異物が
付着しやすく、続いて被エツチング膜をエツチングする
際の障害となり、1.STの歩留まりの低ドを招く。
(3)エツチング室内はレジスト分解物により著しく汚
染され、エツチング条件が不安定となる。
以上のごとく、従来用いられている酸素および窒素ガス
プラズマを用いる平坦化レジスト層のドライエツチング
法には実用上の大きな問題があった。
(発明の目的) 本発明は上記のような従来技術の欠点を一掃することを
目的とするものである。即ぢ、平坦化レジスト層のエツ
チング速度が高く、下地被エツチングに異物を付着させ
ず、エツチング室内を汚染させず、従って安定したエツ
チングを高い速度で行ない歩留りのよいLSIの製造を
実現できる高精度のドライエツチング方法を提供するこ
とを目的とするものである。
(発明の構成) 本発明は、真空容器内に設けた平行平板電極に高周波電
力を供給するとともに、その真空容器内にガスを導入し
てその導入ガスのプラズマを形成し、電極上に置かれた
所定基板上の有機膜をエツチングマスクを介してエツチ
ングするドライエッチング方法において、導入ガスとし
て窒素ガスと水素ガスとの混合ガスを用いたことを特徴
とする。
また、本発明の一態様では有機膜としては、ホトレジス
トやポリミド樹脂等が用いられる。
(実施例の説明) 以下、本発明を実施例により詳細に説明する。
第2図は本実施例で用いたエツチング装置の概略図であ
る。図に゛おいて、11はステンレス製の真空容器本体
であって、平行平板電極を構成する電極(陽極)12と
下部電極(陰極)13が対向配置されている。下部電極
13は真空容器本体11と電気的に絶縁されており、こ
れに整合器14を介して高周波電力源22の一端(非接
地側)に接続されている。上部電極12は接地の状態に
なっている。試料15は下部電極I3上に置かれた石英
プレート161に配置されている。
一方、窒素および水素ガスはマスフローコントローラ1
7.17′によりそれぞれ流量制御され、下部電極13
の円周に配置されているガス導入管18によりエツチン
グ室内に均一に供給される。
排気系は予備排気を行う拡散ポンプ系19とエツチング
中の排気を行うルーツポンプ系20により構成され、エ
ツチング時の圧力制御はコンダクタンスバルブ21によ
り行われる。また、放電時に下部電極13に発生する陰
極降下電圧は高圧プローブ(図示せず)を用いて測定し
ている。
上記エツチング装置を用いて、窒素ガスと水素ガスのガ
ス導入総量が65cc/分になるようにマスフローコン
1〜〇−ラ17..17’ により流量制御し、コンダ
クタンスバルブ21を調整して、エツチング圧力を0.
053 Torrに調整し、上部電極12と下部電極1
3間に高周波電力源22より高周波電力400W(0,
32す/cm” )を印加せしめ、シリコンウエハー−
ヒに回転塗布法により均一な膜厚に付けたポジ型レジス
ト膜(東京応化製0FPR800)を窒素ガスと水素ガ
スの流量比を変化させてエツチングした。その結果、第
3図に示すような特性が得られた。図中aはレジストの
エツチング速度特性曲線、bはエツチング時のイオン衝
撃に相当する113極降下電圧特性曲線である。この第
3図から明らかなように窒素ガスに水素ガスを5%程度
混入するだけでレジストのエツチング速度はガス重体の
場合に比べて著しく増加し、60%程度の水素ガスの混
合ガスにおいてエツチング速度は1150八/分にも達
し、窒素ガスQ1体の場合に比べて約2.2倍のエツチ
ング速度となり、実用上充分なエツチング速度が得られ
た。また、陰極降下電圧は水素混合においてわずか減少
する傾向にあり、窒素ガスとガスの混合ガスを用いるこ
とによってイオン衝撃もわずか緩和されている。
また、第4図は」;記エツチング装置で通常よく用いら
れる0、02〜0.4 Torrでのエツチングガス圧
力範囲において、400wの高周波電力を印加し、1、
記ホトレジスト膜(東京応化製0FPR800)をエツ
チングした結果得られた特性を示すものである。
図中Cは窒素ガスrIt体を用いた場合のエツチング特
性曲線図、dは15%水素濃度の窒素−水素混合ガスを
用いた場合のエツチング速度特性曲線図である。第4図
から明らかなように、全てのエツチング圧力範囲におい
て窒素−水素混合ガスを用いることにより、エツチング
速度は大幅に改善されており、0.05〜0.I To
rrの圧力範囲でエツチング速度を最高にすることがで
きる。
以上のように、広範囲の窒素ガスと水素ガスの混合比に
おいて実用」二充分なホトレジスト膜のエツチング速度
を確保でき、しかも広範囲のエツチング圧力範囲で実用
的なエツチング速度がえられている。
次に、本発明のエツチング方法を3層レジスト法による
パターン形成プロセスに適用した実施例について第5図
ないし第8図を参照して説明する。
第5図は、膜厚1.5μmの平坦化レジスト層31上に
スパッタ法により形成した膜厚0.15μmのSiO3
膜をパターンニングして、ドライエツチング法により加
rして平坦化レジス1ト層のエツチングマスク32を形
成した試料断面形状を示すものである。なお、33はエ
ツチングマスク32を加工するための薄いレジスト層で
ある。
第5図に示した試料を用いて、前記トライエツーIング
装閘により、エツチング圧力をO,n5 Torrl、
:調す;トし、下部電極に/100111の高周波電力
を印加して、平坦化Iノジスト層を完全にエツチングし
た後、加に断面形状を一次電子像(S17H)により評
価した。
エツチングガスは本発明の窒素−水素混合ガスと(!゛
CC東用れている酸素ガスおよび窒素ガスを用いて比較
した。
第6図は、水素カス濃度15%の窒素−水素混合ガスを
用いて平坦化レジス1一層をエツチング゛した場合の加
1′、断面形状を示す図である。同図において41はエ
ツチング後の平坦化レジスト層、42は工21チンクマ
スクとなった5i02膜である。窒素−イ(素混合カス
の場合、はぼ垂直な加工形状がtlI’+ 、tl、 
、サイトエッチ肝(△W = W + VJ 2 )は
01μIII以内であ−)た。なお、サイドエッチ縫は
酸素ガス、窒素ガスあるいけ窒素−水素混合ガス等のプ
ラズマにkf l、て全くエツチングされないSi(’
+2膜の幅W lとエツチング後のレジスト膜の幅W2
の差△W=W1−W2で定義される。ま第7図は酸素ガ
スを用いた場合の加工断面形状を示すものである。酸素
ガスの場合は等方的なエツチング形状を示し、サイドエ
ッチ量△Wは0.9μmにも達した。エツチング時間は
9分間であった。
第8図は窒素ガスを用いた場合の加工断面形状を示すも
のであり、わずかに台形状の力10ニ形状を示し、サイ
1へエッチ量△Wは−0,3μmnであ−9だが、エツ
チング時間は35分間と長時間を必要とした。
(発明の効果) 以上説明したように、本発明による窒素カスに水素ガス
を添加した混合ガスのプラズマを用いた有機膜のドライ
エツチング方法は有機膜1脂膜の高精度の異方性加工を
必要とする多層レジス)−法のごときプロセスに非常に
有効であり、従来、酸素ガスではサイドエッチを生ずる
ために使用できンJ−かった反応性イオンエツチング法
で通1i(−用いられる0、02〜0−4 Torrの
圧力範囲においてサイドエッチのない高精度の異方性加
工が達成さ九、また、窒素ガスn1体を用いた場合に比
ベエッチング速度が大幅に改善され、実用的なエツチン
グ速度が得られる。
さらには、窒素と水素の混合ガスプラズマを用いること
[−より、窒素静体ガスの場合に見られたエンチング表
面への有機膜分解物等の異物の不着は全く生ぜず、これ
により下地膜をエツチングする際の障害を除くことがで
きる。また、エツチング圧力・:内が有機膜分解物によ
り汚染されることもほとんどなくなり、安定なエツチン
グが可能となる。
な才;、実施例においてはポジ型ホ1−レジスト1漠の
エツチングについ゛C説明し7だが、ネガ型ホトレジス
トやボリミイド(61脂等の有機膜に対しても同等の効
果が期待できる。
【図面の簡単な説明】
第1図は3層1ノジスト法プロセスの(反軸を示す図、
第2図は本発明に用いたドライエツチング装置の概l1
18図、第3図は本発明のドライエツチング方法におけ
る有機樹脂1模のII 2 / (1−12−4−N 
:a)i1?、合清変化に伴なうエツチング速度および
陰極降下電圧変化を示す特性図、第4図はエツチング圧
力変化に伴なうN2ガス単体および’pJ 2 + 0
2 R合ガスプラズマでのエツチング速度変化を示す特
性図、第5図は有機樹脂膜の加工断面形状を評価するの
に用いた試料の断面図、第6図は本発明のN2+■(2
混合ガスでエツチングした有機樹脂膜の断面形状図、第
7図および第8図はそれぞれ02ガスおよびN2ガスで
エツチングした断面形状図である。 1・・・基板、2・・・被エツチング膜、3・・・平坦
化レジス1一層、4・・・中間層、5・・薄いレジスト
層、11・・・真空容器、12・・・、1;部電極、1
3・・・ド部電極、14・・整合器、15・・・試料、
16・・・石英フレー1−1I7・・・マスフローコン
トローラ、18・・・ガス導入管、19・・・拡散ポン
プ系、20・−・ルーツポンプ系、21・・・コンダク
タンスバルブ、22 ・高周波電源。 第1図 第 2 図 第3図 混合7”又重度 H2/ (H2+N21 (%) 第4図 工、ゲングガミカ (Torr )

Claims (2)

    【特許請求の範囲】
  1. (1)真空容器内に設けた平行平板電極にガスを導入す
    るとともに、高周波電力を印加して前記導入ガスのプラ
    ズマを形成し、前記電極」二に載置した所定基板にの有
    機膜をエツチングマスクを介しCエツチングするドライ
    エツチング方法において、前記導入ガスとして窒素ガス
    と水素ガスとの混合ガスを用いたことを特徴とするドラ
    イエツチング方法。
  2. (2)前記有機膜がホトレジストであることを特徴とす
    る特許請求の範囲記載第(+)項記載の方法。
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Cited By (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5266157A (en) * 1990-10-04 1993-11-30 Sony Corporation Dry etching method
WO2000010199A1 (en) * 1998-08-17 2000-02-24 Lam Research Corporation Low capacitance dielectric layer etching using hydrogen-nitrogen plasma
WO2001015213A1 (fr) * 1999-08-23 2001-03-01 Tokyo Electron Limited Procede d'attaque chimique
US6383931B1 (en) 2000-02-11 2002-05-07 Lam Research Corporation Convertible hot edge ring to improve low-K dielectric etch
JP2003037162A (ja) * 2001-07-23 2003-02-07 Tokyo Electron Ltd 半導体装置の製造方法
JP2007123399A (ja) * 2005-10-26 2007-05-17 Hitachi High-Technologies Corp ドライエッチング方法
US7252738B2 (en) 2002-09-20 2007-08-07 Lam Research Corporation Apparatus for reducing polymer deposition on a substrate and substrate support
JP2008016839A (ja) * 2006-06-30 2008-01-24 Hynix Semiconductor Inc 半導体素子の微細パターン形成方法
JP2008047884A (ja) * 2006-07-21 2008-02-28 Semiconductor Energy Lab Co Ltd 半導体装置の作製方法及び不揮発性半導体記憶装置の作製方法
JP2008277812A (ja) * 2007-04-19 2008-11-13 Applied Materials Inc 水蒸気及び希釈ガスにより改善された水素アッシング
US8895388B2 (en) 2006-07-21 2014-11-25 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing a semiconductor device and a non-volatile semiconductor storage device including the formation of an insulating layer using a plasma treatment

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5887824A (ja) * 1981-11-20 1983-05-25 Toshiba Corp 微細加工方法

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5887824A (ja) * 1981-11-20 1983-05-25 Toshiba Corp 微細加工方法

Cited By (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5266157A (en) * 1990-10-04 1993-11-30 Sony Corporation Dry etching method
WO2000010199A1 (en) * 1998-08-17 2000-02-24 Lam Research Corporation Low capacitance dielectric layer etching using hydrogen-nitrogen plasma
US6114250A (en) * 1998-08-17 2000-09-05 Lam Research Corporation Techniques for etching a low capacitance dielectric layer on a substrate
WO2001015213A1 (fr) * 1999-08-23 2001-03-01 Tokyo Electron Limited Procede d'attaque chimique
KR100709817B1 (ko) * 1999-08-23 2007-04-23 동경 엘렉트론 주식회사 에칭 방법
US6653734B2 (en) 2000-02-11 2003-11-25 Lam Research Corporation Convertible hot edge ring to improve low-K dielectric etch
US6383931B1 (en) 2000-02-11 2002-05-07 Lam Research Corporation Convertible hot edge ring to improve low-K dielectric etch
JP2003037162A (ja) * 2001-07-23 2003-02-07 Tokyo Electron Ltd 半導体装置の製造方法
US7252738B2 (en) 2002-09-20 2007-08-07 Lam Research Corporation Apparatus for reducing polymer deposition on a substrate and substrate support
US7867356B2 (en) 2002-09-20 2011-01-11 Lam Research Corporation Apparatus for reducing polymer deposition on a substrate and substrate support
JP2007123399A (ja) * 2005-10-26 2007-05-17 Hitachi High-Technologies Corp ドライエッチング方法
JP2008016839A (ja) * 2006-06-30 2008-01-24 Hynix Semiconductor Inc 半導体素子の微細パターン形成方法
JP2008047884A (ja) * 2006-07-21 2008-02-28 Semiconductor Energy Lab Co Ltd 半導体装置の作製方法及び不揮発性半導体記憶装置の作製方法
US8895388B2 (en) 2006-07-21 2014-11-25 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing a semiconductor device and a non-volatile semiconductor storage device including the formation of an insulating layer using a plasma treatment
JP2008277812A (ja) * 2007-04-19 2008-11-13 Applied Materials Inc 水蒸気及び希釈ガスにより改善された水素アッシング

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