JPS6022340A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS6022340A JPS6022340A JP13051183A JP13051183A JPS6022340A JP S6022340 A JPS6022340 A JP S6022340A JP 13051183 A JP13051183 A JP 13051183A JP 13051183 A JP13051183 A JP 13051183A JP S6022340 A JPS6022340 A JP S6022340A
- Authority
- JP
- Japan
- Prior art keywords
- film
- insulating film
- contact hole
- wiring layer
- wiring
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Drying Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、コンタクトホールを改良した半導体装置及び
その製造方法に関する。
その製造方法に関する。
周知の如く、近年、微細加工技術の進歩には目覚ましい
ものがあシ、３μｍルールのいわゆる第１世代超ＬＳＩ
から２μｍルールの第２世代量産化時代に突入し、更に
は１． ５μｍルールの第３世代へと開発が進められて
いる。ここで、最も大きな課題となっていることは、コ
ンタクトホールの微細加工技術である。そして、がかる
微細加工技術のポイントとなるのは、リングラフィ技術
とエツチング技術である。前者は、微細バターニング技
術の観点からステップアントリピード方式の縮小露光（
以後、ＳＲと称す）が主流となり、後者は寸法精度の向
上、パターン変換差が零であるから異方性エツチングが
可能な反応性イオンエツチング（ＲＩＢ）技術が駆１吏
されている。
ものがあシ、３μｍルールのいわゆる第１世代超ＬＳＩ
から２μｍルールの第２世代量産化時代に突入し、更に
は１． ５μｍルールの第３世代へと開発が進められて
いる。ここで、最も大きな課題となっていることは、コ
ンタクトホールの微細加工技術である。そして、がかる
微細加工技術のポイントとなるのは、リングラフィ技術
とエツチング技術である。前者は、微細バターニング技
術の観点からステップアントリピード方式の縮小露光（
以後、ＳＲと称す）が主流となり、後者は寸法精度の向
上、パターン変換差が零であるから異方性エツチングが
可能な反応性イオンエツチング（ＲＩＢ）技術が駆１吏
されている。
しかしながら、従来技術によれば、第１に、解像度が低
いという欠点を有する。即ち、現状のＳＲでは、限界解
像的には半導体基板上の平坦部で、Ｌｉｎｅ ｈ ５ｐ
ａｃｅの矩形パターンで１〜１．２μｍである。しかる
に、（７）コンタクトホールの形状は正方形であること
が要求されていることから、よシ解像的に低下すること
、（イ）実際のデバイス上では段差構造を有することか
ら、更に寸法精度的に厳しくなること、＠ＳＲの露光エ
リア（例えば１０：１の縮小露光アライナの場合、１０
Ｕｘ１０ｍｉ＋）の周辺部での解像度低下が著しいこと
を考慮すると、現状では２ ｌｔｍ×２μｍが実用解像
の限界である。この際、上記（イ）の段差構造を補うた
めに平坦化技術を使用したとしても、上記■、（つ）の
理由で１．５μｍ×１、５μｍ以下のコンタクトホール
の実用化は困難である。
いという欠点を有する。即ち、現状のＳＲでは、限界解
像的には半導体基板上の平坦部で、Ｌｉｎｅ ｈ ５ｐ
ａｃｅの矩形パターンで１〜１．２μｍである。しかる
に、（７）コンタクトホールの形状は正方形であること
が要求されていることから、よシ解像的に低下すること
、（イ）実際のデバイス上では段差構造を有することか
ら、更に寸法精度的に厳しくなること、＠ＳＲの露光エ
リア（例えば１０：１の縮小露光アライナの場合、１０
Ｕｘ１０ｍｉ＋）の周辺部での解像度低下が著しいこと
を考慮すると、現状では２ ｌｔｍ×２μｍが実用解像
の限界である。この際、上記（イ）の段差構造を補うた
めに平坦化技術を使用したとしても、上記■、（つ）の
理由で１．５μｍ×１、５μｍ以下のコンタクトホール
の実用化は困難である。
第２に、コンタクトホールが微細化した場合、配線電極
のコンタクトホールでのステップカバレージの問題が生
じる。即ち、配線電極の段切れを生じ、デバイスの歩留
シ、信頼性の低下を招く。これについて、第１図の半導
体装置を用いて説明する。同装置は、表面に拡散層１を
有する半導体基板２上に絶縁膜３を形成し、該絶縁膜３
上にコンタクトホール４を介して前記拡散層１に接続す
る厚さ１．０μｍのＩＬｌ！−８ｉからなる配線電極５
を設けた構造となっている。同図において、コンタクト
ホール４の大きさｄを２．０μｍ Ｘ ２．０μｍとし
、絶縁膜３の厚みｈを１．０μｍとし、配線電極５の絶
縁膜３上の厚みａを１．０μｍとすれば、配線電極５の
コンタクトホール４の側壁における厚みｂと前記ａとの
関係は、配線電極５を２００℃、の加熱スパッタによシ
形成した場合、ｂ／ａ＝２０％ 即ちａ〜０．２μｍと
なる。ここでＳ ｂ ／ ａ比率は。
のコンタクトホールでのステップカバレージの問題が生
じる。即ち、配線電極の段切れを生じ、デバイスの歩留
シ、信頼性の低下を招く。これについて、第１図の半導
体装置を用いて説明する。同装置は、表面に拡散層１を
有する半導体基板２上に絶縁膜３を形成し、該絶縁膜３
上にコンタクトホール４を介して前記拡散層１に接続す
る厚さ１．０μｍのＩＬｌ！−８ｉからなる配線電極５
を設けた構造となっている。同図において、コンタクト
ホール４の大きさｄを２．０μｍ Ｘ ２．０μｍとし
、絶縁膜３の厚みｈを１．０μｍとし、配線電極５の絶
縁膜３上の厚みａを１．０μｍとすれば、配線電極５の
コンタクトホール４の側壁における厚みｂと前記ａとの
関係は、配線電極５を２００℃、の加熱スパッタによシ
形成した場合、ｂ／ａ＝２０％ 即ちａ〜０．２μｍと
なる。ここでＳ ｂ ／ ａ比率は。
１１／ｄ比率によって決定され、ｈ／ｄが大きいほど厳
しくなる。例えば、ｈ ＝ ｉ、 ｏμｍにおいてｄ
＜ １．５μｍとなると、８〜０μｍとなシ、段差部で
の配線電極５０段切れを生じ、デバイスの歩留夛、信頼
性を低下させる。
しくなる。例えば、ｈ ＝ ｉ、 ｏμｍにおいてｄ
＜ １．５μｍとなると、８〜０μｍとなシ、段差部で
の配線電極５０段切れを生じ、デバイスの歩留夛、信頼
性を低下させる。
本発明は、上記事情に鑑みてなされたもので、解像度を
向上させるとともに、段差部での配線電極の段切れを阻
止してデバイスの歩留シを向上できる信頼性の高い半導
体装置及びその製造方法を提供１さこと・３６吻ヒｔＳ
。
向上させるとともに、段差部での配線電極の段切れを阻
止してデバイスの歩留シを向上できる信頼性の高い半導
体装置及びその製造方法を提供１さこと・３６吻ヒｔＳ
。
本願用１の発明は、半導体基体に設けられた配線層に対
応する絶縁膜部分に階段状のコンタクトホールを設け、
このコンタクトホールを介して前記配線層に接続する配
線電極を絶縁膜上に設けることによって、解像度を向上
させ、かつデバイスの歩留シを向上して信頼性を高める
ことを骨子とする。
応する絶縁膜部分に階段状のコンタクトホールを設け、
このコンタクトホールを介して前記配線層に接続する配
線電極を絶縁膜上に設けることによって、解像度を向上
させ、かつデバイスの歩留シを向上して信頼性を高める
ことを骨子とする。
本願用２の発明は、半導体基体に配線層を形成した後、
この配線層を含む基体上に絶縁膜を形成し、この絶縁膜
上に前記配線層の一部に対応する部分が開口されたマス
ク材をノ形成し、このマスク材を用いて前記絶縁８ＩＬ
を異方性エツチングによシ該絶縁膜が所定の厚みになる
まで除去し、全面に被膜を形成した後この被膜を異方性
エツチングによシ除去して開口された絶縁膜の内壁に被
膜を残存させ、この残存被膜及びマスク材を用いて前記
絶縁膜を異方性エツチングによシ選択的に除去して階段
状のコンタクトホールを形成し、残存被膜及びマスク材
を除去後、前記絶縁膜上にコンタクトホールを介して前
記配線層に接続する配線電極を形成することによって、
本願用１の発明と同様の効果を得ることを図ったもので
ある。
この配線層を含む基体上に絶縁膜を形成し、この絶縁膜
上に前記配線層の一部に対応する部分が開口されたマス
ク材をノ形成し、このマスク材を用いて前記絶縁８ＩＬ
を異方性エツチングによシ該絶縁膜が所定の厚みになる
まで除去し、全面に被膜を形成した後この被膜を異方性
エツチングによシ除去して開口された絶縁膜の内壁に被
膜を残存させ、この残存被膜及びマスク材を用いて前記
絶縁膜を異方性エツチングによシ選択的に除去して階段
状のコンタクトホールを形成し、残存被膜及びマスク材
を除去後、前記絶縁膜上にコンタクトホールを介して前
記配線層に接続する配線電極を形成することによって、
本願用１の発明と同様の効果を得ることを図ったもので
ある。
本願用２の発明において、絶縁膜をＳｉｎ、膜とし、＊
＃をポリ叩−膜とした場合、ＳｔＯ，膜のエツチング及
びポリマー膜の堆積について、第２図を参照して説明す
る。なお、図中の＾、０は夫々平行平板型のＣａｔｈｏ
ｄｅ ｃｏｕｐｌｅＲＩＢ装置によシ、ＲＰパワー４５
０ Ｗ、 ＣＰａ流量２０８ＣＣＭで、かつＳｉｎ！を
圧力２．０ｐａ。
＃をポリ叩−膜とした場合、ＳｔＯ，膜のエツチング及
びポリマー膜の堆積について、第２図を参照して説明す
る。なお、図中の＾、０は夫々平行平板型のＣａｔｈｏ
ｄｅ ｃｏｕｐｌｅＲＩＢ装置によシ、ＲＰパワー４５
０ Ｗ、 ＣＰａ流量２０８ＣＣＭで、かつＳｉｎ！を
圧力２．０ｐａ。
４、Ｑｐａで実験した場合のエツチング速度を示す特性
曲線を示す。また、図中のυ、（ロ）は、夫々同装置に
より、ＲＦパワーａ５ｏｗ、ｃｐ４流量２０ＳＣＣＭで
、かつｓｔを圧力２．０ｐａ。
曲線を示す。また、図中のυ、（ロ）は、夫々同装置に
より、ＲＦパワーａ５ｏｗ、ｃｐ４流量２０ＳＣＣＭで
、かつｓｔを圧力２．０ｐａ。
４．０ｐｍで実験した場合のエツチング速度を示す特性
曲線である。一般的に、ＲＩＢによるｓｔｏ、ＰＩＡの
エツチングに際しては、フロロカーボン系ガス（ＣＦ４
ＩＣｓ Ｆｓ ＋ Ｃｓ Ｈａ等）にＨ７を添加する
方法が採られている。ここア、グロー放電によシ生じた
ＣＦｔイオンがメインエツチング種である。ＳｔＯ，膜
のエツチングに際しては、８１０．膜と下地の半導体基
板例えば８ｉ基板との選択比を向上させるため、Ｈ８を
米 添加させ、ＦラジカルＣＦ ）量を減少させる（実線部
）が、Ｈ２量を更に増加させるとＨ２＝ によるＦのひき抜き反応が生じＣＦ、イオン濃度が低下
するとともに、ＣＦｍ（ｍ＝１〜３）のポリマー膜生成
がエツチングを上回るようになシ、エツチングされずに
逆にポリマー膜の堆積が始まる（破線部）。なお、この
ポリ１−膜の堆積速度性、Ｈ３流量以外に、エツチング
時の圧力が高圧である程、又はＲＦパワーが低パワーで
おる程大きくなることも実験的に確認されている。
曲線である。一般的に、ＲＩＢによるｓｔｏ、ＰＩＡの
エツチングに際しては、フロロカーボン系ガス（ＣＦ４
ＩＣｓ Ｆｓ ＋ Ｃｓ Ｈａ等）にＨ７を添加する
方法が採られている。ここア、グロー放電によシ生じた
ＣＦｔイオンがメインエツチング種である。ＳｔＯ，膜
のエツチングに際しては、８１０．膜と下地の半導体基
板例えば８ｉ基板との選択比を向上させるため、Ｈ８を
米 添加させ、ＦラジカルＣＦ ）量を減少させる（実線部
）が、Ｈ２量を更に増加させるとＨ２＝ によるＦのひき抜き反応が生じＣＦ、イオン濃度が低下
するとともに、ＣＦｍ（ｍ＝１〜３）のポリマー膜生成
がエツチングを上回るようになシ、エツチングされずに
逆にポリマー膜の堆積が始まる（破線部）。なお、この
ポリ１−膜の堆積速度性、Ｈ３流量以外に、エツチング
時の圧力が高圧である程、又はＲＦパワーが低パワーで
おる程大きくなることも実験的に確認されている。
以下、本発明を第３図（ａ）〜（ｇ）及び第４図をｔ照
して説明する。
して説明する。
〔１〕 まず、表面にｎ 型の拡散層（配線層）１１を
有した半導体基体としての８一基板１２上に、絶縁膜と
しての厚さ１μｍのＳ ｉ Ｏ，膜１３を形成した。つ
づいて、全面にポジレジスト層（東京応化工業（株）製
；商品名ＯＦ’ＰＲ８００）を塗布、乾燥後、通常の５
Ｒ（１０；ｌ）を用いたフォトリングラフィによって、
前記拡散層１ノに対応するボジレジヌト膜部分をエツチ
ング除去し、１．８μｍＸ１．８μｍの第１の開口部Ｊ
４を有するマスク材としてのレジストパターン１５を形
成した（第３図（−）図示）。
有した半導体基体としての８一基板１２上に、絶縁膜と
しての厚さ１μｍのＳ ｉ Ｏ，膜１３を形成した。つ
づいて、全面にポジレジスト層（東京応化工業（株）製
；商品名ＯＦ’ＰＲ８００）を塗布、乾燥後、通常の５
Ｒ（１０；ｌ）を用いたフォトリングラフィによって、
前記拡散層１ノに対応するボジレジヌト膜部分をエツチ
ング除去し、１．８μｍＸ１．８μｍの第１の開口部Ｊ
４を有するマスク材としてのレジストパターン１５を形
成した（第３図（−）図示）。
次いで、このレジストパターンλ５をマスクドして前記
Ｓｉｎ、膜１３を、ＲＦパワー４５０Ｗ、ＣＦ、流量２
０ｓｅｃμ、圧力２．Ｏｐａ。
Ｓｉｎ、膜１３を、ＲＦパワー４５０Ｗ、ＣＦ、流量２
０ｓｅｃμ、圧力２．Ｏｐａ。
Ｈ，／ＣＦ、比〜１．０（条件Ａ）で該８ｉＯ！膜１３
の肚みが２０００λ゛になるまでエツチング除去し、１
，８μｍＸ１．８μｍの第２の開口部Ｊ６を形成した（
第３図（ｂ）図示）。
の肚みが２０００λ゛になるまでエツチング除去し、１
，８μｍＸ１．８μｍの第２の開口部Ｊ６を形成した（
第３図（ｂ）図示）。
■ 次に、全面にＲＦ’パワー４５０Ｗ、ＣＦ’。
（Ｍ ＠、 ２０８ ＣＣｐ、圧力４．０ ｐ ｍ 、
Ｈｌ ／ ＣＦ’４〜２．０（条件Ｂ）で被膜として
の厚さ０．３μｍのポリ−ｙ−１１１！Ｊ７を形成した
（第３図（Ｃ）図示）。
Ｈｌ ／ ＣＦ’４〜２．０（条件Ｂ）で被膜として
の厚さ０．３μｍのポリ−ｙ−１１１！Ｊ７を形成した
（第３図（Ｃ）図示）。
つづいて、同−ＲＩＥ装置内でこのポリマー膜１２を前
記条件Ａで異方性エツチング除去し、前記レジメトパタ
ーン１５の第１の開口部１４の内側壁及びボ！／？−１
１ＫＪ７の第２の開口部（第３図（ｄ）図示）。ここで
、ポリマー膜１２のエツチング速度を増加させるため、
Ｈ，／ＣＦ。
記条件Ａで異方性エツチング除去し、前記レジメトパタ
ーン１５の第１の開口部１４の内側壁及びボ！／？−１
１ＫＪ７の第２の開口部（第３図（ｄ）図示）。ここで
、ポリマー膜１２のエツチング速度を増加させるため、
Ｈ，／ＣＦ。
比を１よシルさい条件にて行なうことも可能である。・
ひきつづき、前記レジストパターンＪ５及び残存ポリマ
ー膜１７′をマスクとして、前記条件Ａで露出する８ｉ
０．ｗＡ２３を選択的に除去し、１．２μｍ Ｘ １．
２μｍの第３の開口部Ｊ８を形成した。との結果、上部
に大径１．！３μｍ Ｘ １．８μｍの第２の開口部１
６を有し、下部に小径１．２μｍ Ｘ １．２μｍの第
３の開口部ｘｓｔ有ｆるコンタクトホール１９が形成さ
れた（！＠３図（ｅ）図示）。
ひきつづき、前記レジストパターンＪ５及び残存ポリマ
ー膜１７′をマスクとして、前記条件Ａで露出する８ｉ
０．ｗＡ２３を選択的に除去し、１．２μｍ Ｘ １．
２μｍの第３の開口部Ｊ８を形成した。との結果、上部
に大径１．！３μｍ Ｘ １．８μｍの第２の開口部１
６を有し、下部に小径１．２μｍ Ｘ １．２μｍの第
３の開口部ｘｓｔ有ｆるコンタクトホール１９が形成さ
れた（！＠３図（ｅ）図示）。
＋）Ｄ 次に、残存ポリマー膜７７’及びレジストパタ
ーン１５をＯ，プラズマ処理により除去した（第３図（
ｆ）図示）。つづいて、コンタクトホール１９から露出
した半導体基板１２表面の拡散層１１表面のダメージ層
（〜２ｏｏｍ＞をｃ Ｉ？、 ／ ｏ＠ プラズマ処理
によシ除去した。次いで、全面にｋｌ−８ｉを２００℃
、の加熱ヌパツタンタクトオール１９を介して前記拡散
層１１に接続するＡＪ／Ｓｉ配枦電極２０を形成し、コ
ンタクトホールＪ９を２個有する拡散層ＩＪが大きさ１
ＱｕＸＩＱＵのチップの周辺に４０００個直列に配列さ
れた半導体装置を製造した（第３図（ｇ）及び第４図図
示）。なお、第４図は第３図←）の平面図を示す。
ーン１５をＯ，プラズマ処理により除去した（第３図（
ｆ）図示）。つづいて、コンタクトホール１９から露出
した半導体基板１２表面の拡散層１１表面のダメージ層
（〜２ｏｏｍ＞をｃ Ｉ？、 ／ ｏ＠ プラズマ処理
によシ除去した。次いで、全面にｋｌ−８ｉを２００℃
、の加熱ヌパツタンタクトオール１９を介して前記拡散
層１１に接続するＡＪ／Ｓｉ配枦電極２０を形成し、コ
ンタクトホールＪ９を２個有する拡散層ＩＪが大きさ１
ＱｕＸＩＱＵのチップの周辺に４０００個直列に配列さ
れた半導体装置を製造した（第３図（ｇ）及び第４図図
示）。なお、第４図は第３図←）の平面図を示す。
上記実施例に係る半導体装置は、第３図（ｇ）に示す如
く、８ｉ基板１２表面にｎ 型の拡散層１１を設け、前
記基板１２上にＳｉｎｇ験Ｊ３を設け、前記拡散層１１
に対応するＳｔＯ，膜１３部分に、上部が大径１．８μ
ｍＸ１．８μｍの第２の開口部Ｊ６で下部が小径１．２
μｍ Ｘ １．２μｍの第３の開口部１８からなる階段
状のコンタクトオール１９を設け、更に前記Ｓ、ｉ ０
．膜１３上にコンタクトホールＪ９を介して拡散層１ノ
に接続するＡｌ／Ｓｉ配線電極２０を設けた構造となっ
ている。
く、８ｉ基板１２表面にｎ 型の拡散層１１を設け、前
記基板１２上にＳｉｎｇ験Ｊ３を設け、前記拡散層１１
に対応するＳｔＯ，膜１３部分に、上部が大径１．８μ
ｍＸ１．８μｍの第２の開口部Ｊ６で下部が小径１．２
μｍ Ｘ １．２μｍの第３の開口部１８からなる階段
状のコンタクトオール１９を設け、更に前記Ｓ、ｉ ０
．膜１３上にコンタクトホールＪ９を介して拡散層１ノ
に接続するＡｌ／Ｓｉ配線電極２０を設けた構造となっ
ている。
しかして、本発明の半導体装置によれば、第３図（ｇ）
に示す如く、フンタクトホール１９が階段状となってい
るため、コンタクトホール１９の側壁におけるｋｌ／１
３ｉ配線電極２０の厚み（ａ′）を０．２μｍと厚く、
良好なステップカバレージを得た。また、導通デストは
、従来Ｏ〜３％程度の極端に低かったのに対し、本発明
の場合、９５〜９８％の高歩留シを得ることができた。
に示す如く、フンタクトホール１９が階段状となってい
るため、コンタクトホール１９の側壁におけるｋｌ／１
３ｉ配線電極２０の厚み（ａ′）を０．２μｍと厚く、
良好なステップカバレージを得た。また、導通デストは
、従来Ｏ〜３％程度の極端に低かったのに対し、本発明
の場合、９５〜９８％の高歩留シを得ることができた。
また、本発明によれば、第３図（、）に示す、如く、予
め８ｉ０．膜１３上に実用解像の限界内である大径ｉ、
ｓμｍ８１．８μｍの第１の開口部Ｊ４を有するレジ
２ドパターン（マスク材）ノ５を形成した後、このレジ
ストパターンをマスクトシてＳ ｉ Ｏ，膜２ ＪにＲ
ＩＥによｐ自己整合的に同径の第２の開口部１６を形成
できた（紀３図（ｂ）図示）。事実、門口部１６の寸法
バラツキはσ＝ ０．０８μｍ（ウェハ内）と良好であ
った。
め８ｉ０．膜１３上に実用解像の限界内である大径ｉ、
ｓμｍ８１．８μｍの第１の開口部Ｊ４を有するレジ
２ドパターン（マスク材）ノ５を形成した後、このレジ
ストパターンをマスクトシてＳ ｉ Ｏ，膜２ ＪにＲ
ＩＥによｐ自己整合的に同径の第２の開口部１６を形成
できた（紀３図（ｂ）図示）。事実、門口部１６の寸法
バラツキはσ＝ ０．０８μｍ（ウェハ内）と良好であ
った。
しかる後、所定の操作を経て第３図（ｄ）に示す如く前
記開口部１３，１６の側壁に残存ポリマー膜１７’を形
成した後、この残存ポリで一膜１７′及びレジストパタ
ーン１５をマスクとしてＲＩＦｉによシ自己整合的に小
径１．２μｍＸ１．２μｍの第３の開口部１８を形成し
て、第２、第３の開口部１６．１８からなる階段状のコ
ンタクトホール１９を形成できる。したがって、この後
のＡＪ／Ｓｉ配線電極２ｏの形成に際し、前述の如く良
好なステップカバレージを得ることができるとともに、
歩留夛を向上できた。
記開口部１３，１６の側壁に残存ポリマー膜１７’を形
成した後、この残存ポリで一膜１７′及びレジストパタ
ーン１５をマスクとしてＲＩＦｉによシ自己整合的に小
径１．２μｍＸ１．２μｍの第３の開口部１８を形成し
て、第２、第３の開口部１６．１８からなる階段状のコ
ンタクトホール１９を形成できる。したがって、この後
のＡＪ／Ｓｉ配線電極２ｏの形成に際し、前述の如く良
好なステップカバレージを得ることができるとともに、
歩留夛を向上できた。
なお、上記実施例では、絶縁膜として５ＩＯｔ膜を用い
たが、これに限らず、ボロン、リン等の不純物をドープ
Ｌ／ タＳ ＩＯを膜、Ｓｉ、Ｎ４膜、あるいはこれら
の積層構造膜を用いてもよい。
たが、これに限らず、ボロン、リン等の不純物をドープ
Ｌ／ タＳ ＩＯを膜、Ｓｉ、Ｎ４膜、あるいはこれら
の積層構造膜を用いてもよい。
上記実施例では、被膜としてのポリマー膜の形成に際し
てＣＦ、／馬 を用いたが、これに限らず、フロロカー
ボン系例えばＣ２Ｆａ 、ＣＩ ＦａとＨ３、あるいは
ＣＨＦ、／Ｈ，、ＣＨＦ、／Ｎ、０等を用いてもよい。
てＣＦ、／馬 を用いたが、これに限らず、フロロカー
ボン系例えばＣ２Ｆａ 、ＣＩ ＦａとＨ３、あるいは
ＣＨＦ、／Ｈ，、ＣＨＦ、／Ｎ、０等を用いてもよい。
また、ポリマー膜の厚さは０．３μｍとしたが、これに
限らず、所望のコンタクトオールサイズに応じて、予め
大径の開孔パターニングか°マージンのある条件で行な
って適宜厚さを変えることができる。更に、被膜はポリ
マー膜に限定されるものではない。
限らず、所望のコンタクトオールサイズに応じて、予め
大径の開孔パターニングか°マージンのある条件で行な
って適宜厚さを変えることができる。更に、被膜はポリ
マー膜に限定されるものではない。
上記実施例では、配線電極がコンタクトホールを介して
ＳＮ基板表面の拡散層に接続する場合について述べたが
、これに限らず、Ｓｉ基板上に絶縁膜を介して設けられ
た配線を接続する場合にも適用できる。
ＳＮ基板表面の拡散層に接続する場合について述べたが
、これに限らず、Ｓｉ基板上に絶縁膜を介して設けられ
た配線を接続する場合にも適用できる。
上記実施例では、半導体基体として８１基板を用いた場
合について述べたが、これに限、らす、サファイア等の
絶縁性基板上に半堺体層を形成したものにも同様に適用
できる。
合について述べたが、これに限、らす、サファイア等の
絶縁性基板上に半堺体層を形成したものにも同様に適用
できる。
以上詳述した如く本発明によれば、従来と比べ解像度を
向上できるとともに、段差部での配線電極の段切れを阻
止してデバイスの歩留シを向上できる信頼性の高い半導
体装置及びその製造方法を提供できるものである。
向上できるとともに、段差部での配線電極の段切れを阻
止してデバイスの歩留シを向上できる信頼性の高い半導
体装置及びその製造方法を提供できるものである。
第１図は従来の半導体装置の断面図、第２図は平行平板
型Ｃａｔｈｏｄｅ ｃｏｕｐｌｅ ＲＩＢ装置における
Ｈ、１０Ｆ、比と８ｉ０．．８五のエッチング速度との
関係を示すｌ時性図、第３図（ａ）〜（ｇ）は本発明の
一実施例に係る半導体装置の製造方法を工程順に示す゛
断面図、第４図は第３図（ｇ）部分拡大平面図である。 １１・・・ｎ１型の拡散層（配線層）、Ｊ２・・・Ｓｉ
基板（半導体基体）、Ｊ３・・・Ｓｉｎ、膜（絶縁膜）
、１４，１６．ＩＢ・・・開口部、１５・・・レジスト
パターン（マスクＩｔ）、７ ｙ 、 ７７’・・・ポ
リマー膜（被膜）、１９・・・コンタクトオール、２０
・・・Ａｒ／８１配線電極。
型Ｃａｔｈｏｄｅ ｃｏｕｐｌｅ ＲＩＢ装置における
Ｈ、１０Ｆ、比と８ｉ０．．８五のエッチング速度との
関係を示すｌ時性図、第３図（ａ）〜（ｇ）は本発明の
一実施例に係る半導体装置の製造方法を工程順に示す゛
断面図、第４図は第３図（ｇ）部分拡大平面図である。 １１・・・ｎ１型の拡散層（配線層）、Ｊ２・・・Ｓｉ
基板（半導体基体）、Ｊ３・・・Ｓｉｎ、膜（絶縁膜）
、１４，１６．ＩＢ・・・開口部、１５・・・レジスト
パターン（マスクＩｔ）、７ ｙ 、 ７７’・・・ポ
リマー膜（被膜）、１９・・・コンタクトオール、２０
・・・Ａｒ／８１配線電極。
Claims (2)
- （１）半導体基体に設けられた配線層と、この配線層を
含む基体上に設けられた絶縁膜と、前記配線層に対応す
る絶縁膜部分に設けられた階段状のコンタクトホールと
、前記絶縁膜上に設けられ、このコンタクトホールを介
して前記配線層に接続する配線電極とを具備することを
特徴とする半導体装置。 - （２）半導体基体に配線層を形成する工程と、この配線
層を含む基体上に絶縁膜を形成する工程と、この絶縁膜
上に前記配線層の一部に対応する部分が開口されたマス
ク材を形成する工程と、このマスク材を用いて前記絶縁
膜を異方性エツチングによシ該絶縁膜が所定の厚みにな
るまで除去する工程と、全面に被膜を形成した後この被
膜を異方性エツチングによシ除去し、開口された絶縁膜
の内壁に被膜を残存させる工程と、この残存被膜及びマ
スク材を用いて前記絶縁膜を異方性エツチングによシ選
択的にエツチング除去し、階段状のコンタクトホールを
形成する工程と、残存被膜及びマスク桐を除去後、前記
絶縁膜上にコンタクトホールを介して前記配線層に接続
する配線電極を形成する工程とを具備することを特徴と
する半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13051183A JPS6022340A (ja) | 1983-07-18 | 1983-07-18 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13051183A JPS6022340A (ja) | 1983-07-18 | 1983-07-18 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6022340A true JPS6022340A (ja) | 1985-02-04 |
Family
ID=15036036
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13051183A Pending JPS6022340A (ja) | 1983-07-18 | 1983-07-18 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6022340A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62120030A (ja) * | 1985-11-20 | 1987-06-01 | Toshiba Corp | 微細パタ−ンの形成方法 |
| JPS62150825A (ja) * | 1985-12-25 | 1987-07-04 | Toshiba Corp | 半導体装置の製造方法 |
| US4764484A (en) * | 1987-10-08 | 1988-08-16 | Standard Microsystems Corporation | Method for fabricating self-aligned, conformal metallization of semiconductor wafer |
| JPS63287019A (ja) * | 1987-05-19 | 1988-11-24 | Nec Corp | 半導体装置の製造方法 |
| JPS649620A (en) * | 1987-07-01 | 1989-01-12 | Nec Corp | Manufacture of semiconductor device |
| US5605864A (en) * | 1994-08-02 | 1997-02-25 | Micron Technology, Inc. | Method for forming a semiconductor buried contact with a removable spacer |
| US6010953A (en) * | 1994-08-02 | 2000-01-04 | Micron Technology, Inc. | Method for forming a semiconductor buried contact with a removable spacer |
| US6750494B1 (en) | 1994-08-02 | 2004-06-15 | Micron Technology, Inc. | Semiconductor buried contact with a removable spacer |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5036075A (ja) * | 1973-05-17 | 1975-04-04 | ||
| JPS5775440A (en) * | 1980-10-28 | 1982-05-12 | Toshiba Corp | Manufacture of semiconductor device |
| JPS5834917A (ja) * | 1981-08-27 | 1983-03-01 | Toshiba Corp | 半導体装置の製造方法 |
-
1983
- 1983-07-18 JP JP13051183A patent/JPS6022340A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5036075A (ja) * | 1973-05-17 | 1975-04-04 | ||
| JPS5775440A (en) * | 1980-10-28 | 1982-05-12 | Toshiba Corp | Manufacture of semiconductor device |
| JPS5834917A (ja) * | 1981-08-27 | 1983-03-01 | Toshiba Corp | 半導体装置の製造方法 |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62120030A (ja) * | 1985-11-20 | 1987-06-01 | Toshiba Corp | 微細パタ−ンの形成方法 |
| JPS62150825A (ja) * | 1985-12-25 | 1987-07-04 | Toshiba Corp | 半導体装置の製造方法 |
| JPS63287019A (ja) * | 1987-05-19 | 1988-11-24 | Nec Corp | 半導体装置の製造方法 |
| JPS649620A (en) * | 1987-07-01 | 1989-01-12 | Nec Corp | Manufacture of semiconductor device |
| US4764484A (en) * | 1987-10-08 | 1988-08-16 | Standard Microsystems Corporation | Method for fabricating self-aligned, conformal metallization of semiconductor wafer |
| US5605864A (en) * | 1994-08-02 | 1997-02-25 | Micron Technology, Inc. | Method for forming a semiconductor buried contact with a removable spacer |
| US5728596A (en) * | 1994-08-02 | 1998-03-17 | Micron Technology, Inc. | Method for forming a semiconductor buried contact with a removable spacer |
| US6010953A (en) * | 1994-08-02 | 2000-01-04 | Micron Technology, Inc. | Method for forming a semiconductor buried contact with a removable spacer |
| US6750494B1 (en) | 1994-08-02 | 2004-06-15 | Micron Technology, Inc. | Semiconductor buried contact with a removable spacer |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0221093B1 (en) | Double layer photoresist technique for side-wall profile control in plasma etching processes | |
| JP2913936B2 (ja) | 半導体装置の製造方法 | |
| JPS6022340A (ja) | 半導体装置の製造方法 | |
| US6211557B1 (en) | Contact structure using taper contact etching and polycide step | |
| JPH0545057B2 (ja) | ||
| JPH01124219A (ja) | パターン付け方法 | |
| JPS59167021A (ja) | 半導体装置の製造方法 | |
| US20030049926A1 (en) | Method for manufacturing bit line | |
| JP2899542B2 (ja) | 転写マスクの製造方法 | |
| JPS61281523A (ja) | コンタクト形成法 | |
| JPS61172336A (ja) | 半導体装置電極開口部の形成方法 | |
| JPS62179122A (ja) | 絶縁膜形成法 | |
| JP3008996B2 (ja) | 絶縁膜の形成方法 | |
| JPH0348424A (ja) | 半導体装置の製造方法 | |
| JPS6354726A (ja) | レジスト膜のエツチング方法 | |
| JPH10148927A (ja) | マスクパターン形成方法 | |
| JPS621230A (ja) | パタ−ン形成方法 | |
| JPH0481323B2 (ja) | ||
| JPS62106629A (ja) | 半導体装置の製造方法 | |
| JPH0493028A (ja) | 半導体装置の製造方法 | |
| JPS60120526A (ja) | 微細パタン形成法 | |
| JPS63272050A (ja) | 半導体装置の製造方法 | |
| JPH04273439A (ja) | 半導体装置およびその製造方法 | |
| JPH03272138A (ja) | 半導体装置の製造方法 | |
| JPH0484430A (ja) | 半導体装置の製造方法 |