KR100425467B1 - 반도체소자를 위한 건식 식각방법 - Google Patents

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Abstract

ArF 포토레지스트 패턴을 식각마스크로 사용하여 패턴을 형성함에도 위글링, 스트리에이션 또는 패턴의 쓰러짐 현상 등이 발생되지 않는 반도체소자를 위한 건식 식각방법이 개시된다. 본 발명에 따른 반도체소자를 위한 건식 식각방법은, 반도체기판상에 피식각물질층을 형성하는 단계, 상기 피식각물질층상에 파장 193 nm이하의 노광광원용 포토레지스트를 사용하여 포토레지스트 패턴을 형성하는 단계, 상기 포토레지스트 패턴이 형성된 반도체기판을 건식 식각챔버 내의 스테이지상으로 로딩하는 단계 및 상기 반도체기판을 소정의 온도 이하로 저온화하여 상기 피식각물질층을 건식 식각하는 단계를 포함한다. 상기 피식각물질층의 식각 단계에서 상기 반도체기판을 저온화하는 것은 상기 스테이지와 연결되어 상기 스테이지를 냉각시키는 냉매의 온도를 제어하는 칠러의 설정온도를 바람직하게는, 5℃ 이하, -20℃ 이상으로 설정하여 수행한다.

Description

반도체소자를 위한 건식 식각방법{Method of dry etching for semiconductor device}
본 발명은 반도체소자를 위한 건식 식각방법에 관한 것으로써, 보다 상세하게는 ArF용 포토레지스트를 식각마스크로 사용하여 건식 식각하는 방법에 관한 것이다.
반도체 집적회로는 반도체기판상에 전기적으로 다양한 특성을 갖는 물질층, 예를 들어 도전층, 반도체층 및 절연층등을 다층화하고, 그 각 물질층을 미리 설계된 회로에 따라 패턴화시킴으로써 제작된다.
이러한 특정 물질층의 패턴화는 소위 포토리소그라피 공정에 의해 수행된다. 포토리소그라피 공정은 패턴화하려는 특정 물질층상에 광화학반응을 일으키는 포토레지스트층을 형성시킨 후, 전사 이미지가 미리 형성된 포토마스크 또는 레티클을 포토레지스트층이 형성된 반도체기판 위에 위치시킨 후 특정 파장을 갖는 광원에 노출시켜 특정 부위를 광화학반응시키고, 현상액으로 포토레지스트의 종류에 따라 광화학반응이 일어나거나 또는 일어나지 않은 부위를 제거하여 포토레지스트 패턴을 형성하고, 이를 식각마스크로 하여 상기 특정 물질층을 식각하여 패턴화하는 것이다. 이러한 포토리소그라피 공정은, 반도체 집적회로의 고집적화 추세에 따라 디자인룰(Design rule)이 점점 감소하게 되면서 그 중요성이 더욱 증대되고 있다.
현재, 디자인룰에 따라 0.18 ㎛ 공정을 사용하는 포토리소그라피 공정에서는 노광파장이 248 nm인 KrF 엑시머 레이져를 노광광원으로 하는 KrF용 포토레지스트를 사용하고 있으나, 반도체소자의 고집적화에 따라 디자인룰이 0.13 ㎛인 공정에 이르면 패턴 사이즈가 KrF 파장의 약 반 정도가 되기때문에 그 이하의 패턴에서는 해상도의 한계로 인하여 바람직한 패턴 프로파일을 확보할 수 없다. 따라서, 0.13 ㎛ 공정에서는 KrF 기술과 더불어 하프톤(Half Tone)등의 윤대조명(輪帶照明)기술, 위상쉬프트 마스크(Phase Shift Mask;PSM)기술, 광근접효과보정(Optical Proximity Correction;OPC)기술 등의 초해상기술의 병용이 필수가 되고 있다.
초해상기술과 병용되는 KrF 기술은 0.11 ㎛까지는 연명하고 있으나, 마스크 묘화시간의 대폭 확대와 개발 비용의 대폭 증가와 함께 0,10 ㎛ 기술에 이르러서는 그 한계를 드러내고 있다. 따라서, 노광파장이 193 nm인 ArF 엑시머 레이져를 노광기술이 도입되기에 이르렀다.
그러나, ArF 기술은 다음과 같은 여러 가지 문제점을 갖고 있다.
첫째, ArF 기술의 경우 ArF용 포토레지스트를 사용하여 리소그라피 공정을 수행함에 있어서 해상도를 증가시키기 위해서 노광장비에 사용되는 광원의 파장으로 193 nm 의 단파장을 이용하며, 단파장의 광원의 경우 포토레지스트에 대한 투광도가 나빠져 포토레지스트의 두께를 얇게 해야하는 문제점이 있다.
둘째, ArF용 포토레지스트의 구조가 KrF용 포토레지스트에 비하여 상대적으로 탄소의 함량이 적고 산소의 함량이 많은 구조를 갖기 때문에, ArF용 포토레지스트의 경우 KrF용 포토레지스트에 비하여 건식 식각에 대한 내성이 현저히 감소하게 되는 문제점이 있다.
셋째, 기존의 KrF 포토레지스트 공정에서는 반사방지막으로써 KrF 포토레지스트와 반사방지막의 접착성이 우수한 유기 반사방지막을 사용한 반면에 ArF 포토레지스트 공정에서는 유기 반사방지막을 사용한다. 그러나, 유기 반사방지막을 사용할 경우 유기 반사방지막이 포토레지스트와 유사한 하이드로카본 폴리머이기 때문에 건식 식각시에 선택비를 높게 유지하는 것이 매우 어렵다는 문제점이 있다. 따라서, ArF 포토레지스트 공정에서는 건식 식각시 KrF 포토레지스트에 비하여 훨씬 더 높은 포토레지스트 선택비, 즉 식각 내성을 요구하고 있다.
따라서, ArF 포토레지스트를 이용한 식각공정시에 종래의 일반적인 건식 식각방법으로 피식각물질층을 식각하게 되면 포토레지스트의 식각 내성이 부족하여 패턴이 식각공정 수행후 구불구불하게 휘는 소위 위글링(wiggling) 현상이나 패턴의 상부나 측부가 거칠게 되는 소위 스트리에이션(striation) 현상이나 패턴의 쓰러짐 현상이 발생되어 원하는 패턴의 형성이 곤란하게 된다. 특히, 반도체 디렘(DRAM)의 게이트 라인이나 비트 라인과 같이 실리콘나이트라이드를 하드 마스크로 약 2,000 Å 이상 두껍게 사용하는 공정에서는 ArF 포토레지스트 패턴을 사용하게 되면 이러한 문제점이 더욱 심각하게 나타난다.
따라서, 반도체소자의 고집적화 추세에 수반되는 디자인룰의 감소에 대응하여 도입된 ArF 공정으로부터 바람직한 패턴을 확보하기 위해서는 새로운 식각방법의 개발이 요구되고 있다.
본 발명의 목적은, ArF 포토레지스트 패턴을 식각마스크로 사용하여 패턴을 형성함에도 위글링, 스트리에이션 또는 패턴의 쓰러짐 현상 등이 발생되지 않는 반도체소자를 위한 건식 식각방법을 제공하는데 있다.
본 발명의 다른 목적은, 노광파장이 193 nm 인 ArF 엑시머 레이져 이하의 단파장을 이용한 포토리소그라피 공정에서도 위글링, 스트리에이션 또는 패턴의 쓰러짐 현상등이 발생되지 않는 반도체소자를 위한 건식 식각방법을 제공하는 데 있다.
도 1 및 도 2는 본 발명의 일 실시예에 의한 반도체소자를 위한 건식 식각방법을 설명하기 위한 공정 단면도들이다.
도 3 및 도 4는 종래의 건식 식각방법에 의해 형성된 패턴의 주사전자현미경 사진들이다.
도 5 내지 도 8은 본 발명의 일 실시예에 의한 건식 식각방법에 의해 형성된 패턴의 주사전자현미경 사진들이다.
상기 목적을 달성하기 위한, 본 발명의 일 형태에 따른 반도체소자를 위한 건식 식각방법은, 반도체기판상에 피식각물질층을 형성하는 단계, 상기 피식각물질층상에 파장 193 nm이하의 노광광원용 포토레지스트를 사용하여 포토레지스트 패턴을 형성하는 단계, 상기 포토레지스트 패턴이 형성된 반도체기판을 건식 식각챔버내의 스테이지상으로 로딩하는 단계 및 상기 반도체기판을 소정의 온도 이하로 저온화하여 상기 피식각물질층을 건식 식각하는 단계를 포함한다.
한편, 상기 포토레지스트 패턴을 형성하기 전에 상기 피식각물질층상에 유기 반사방지층을 더 형성할 수 있으며, 상기 포토레지스트 패턴을 형성하기 위해 파장 193 nm 이하의 노광광원을 사용하여 노광공정을 수행할 수 있다.
한편, 상기 스테이지를 냉각시키는 냉매의 온도를 제어하는 칠러와 연결되며, 상기 피식각물질층의 식각 단계에서 상기 반도체기판을 저온화하는 것은 상기 칠러의 설정온도를 제어함으로써 수행할 수 있으며, 바람직하게는 칠러의 온도는 5℃ 이하, -20℃ 이상으로 설정하는 것이 패턴의 프로파일을 양호하게 할 수 있다. 또한, 상기 반도체기판의 온도를 35℃ 이하로 유지하면서 건식 식각할 수도 있다.
또한, 상기 반도체기판의 온도를 저온화하여 식각하는 다른 방법으로서, 상기 식각단계는, 상기 식각단계중에 상기 반도체기판을 상기 식각챔버로부터 언로딩하고, 상기 식각챔버 내를 퍼지가스로 퍼지한 후, 상기 반도체기판을 상기 식각챔버내로 다시 로딩하여 식각함으로써 수행할 수도 있다.
상기 반도체기판의 온도를 저온화하여 식각하는 또다른 방법으로서, 상기 식각단계 중에 상기 반도체기판을 안정화하는 단계에서 상기 식각챔버 내로 불활성가스의 유량을 증가시켜 식각챔버 내의 온도를 저온화함으로써 수행할 수도 있다.
한편, 상기 본 발명의 목적을 달성하기 위한 본 발명의 다른 형태에 따른 반도체소자를 위한 건식 식각방법은, 반도체기판상에 도전물질층을 형성하는 단계, 상기 도전물질층상에 실리콘나이트라이드층을 형성하는 단계, 상기 실리콘나이트라이드층상에 반사방지층을 형성하는 단계, 상기 반사방지층상에 ArF용 포토레지스트 패턴을 형성하는 단계, 상기 포토레지스트 패턴이 형성된 반도체기판을 건식 식각챔버 내의 스테이지상으로 로딩하는 단계 및 상기 포토레지스트 패턴을 식각마스크로 하여 상기 반도체기판을 소정의 온도 이하로 저온화하여 상기 반사방지층 및 실리콘나이트라이드층을 건식 식각하는 단계를 포함한다.
상기 반사방지층 및 실리콘나이트라이드층을 건식 식각하는 단계에서 상기 반도체기판을 저온화하는 것은 상기 칠러의 설정온도를 제어함으로써 수행할 수도 있으며, 상기 식각단계중에 상기 반도체기판을 상기 식각챔버로부터 언로딩하고, 상기 식각챔버 내를 퍼지가스로 퍼지한 후, 반도체기판을 상기 식각챔버내로 다시 로딩하여 식각할 수도 있으며, 상기 식각단계중에 상기 반도체기판을 안정화하는 단계에서 상기 식각챔버 내로 불활성가스의 유량을 증가시켜 식각챔버내의 온도를 저온화하여 수행할 수도 있다.
한편, 상기 포토레지스트는 오니시(Ohnish) 파라미터가 3.2 이상인 포토레지스트를 사용하는 것이 바람직하며, 상기 도전물질층은 폴리실리콘층 및 텅스텐실리사이드층으로 이루어질 수 있으며, 이때 상기 반사방지층은 O2및 CF4가스를 포함하는 식각가스를 사용하여 수행하며, 상기 실리콘나이트라이드층은 O2, CF4, CHF3및 Ar 가스를 포함하는 식각가스를 사용하여 수행하는 것이 바람직하다.
본 발명에 따르면, 건식 식각 내성이 매우 불량한 ArF 포토레지스트 패턴을 사용하는 경우에 일정 온도 이하의 저온에서 수행함으로써 포토레지스트 패턴의 식각 내성이 현저히 증가하게 되며, 따라서 위글링, 스트리에이션 또는 패턴의 쓰러짐 현상등이 방지되어 양호한 식각 패턴을 형성할 수 있다.
이하, 첨부 도면을 참조하여 본 발명의 실시예들을 상세히 설명한다.
다음에 설명되는 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술되는 실시예에 한정되는 것은 아니다. 본 발명의 실시예는 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되는 것이다. 본 발명의 실시예를 설명하는 도면에 있어서, 어떤 층이나 영역들의 두께는 명세서의 명확성을 위해 과장되어진 것으로, 도면상의 동일한 부호는 동일한 요소를 지칭한다. 또한, 어떤 층이 다른 층 또는 기판의 "상부"에 있다고 기재된 경우, 상기 어떤 층이 상기 다른 층 또는 기판의 상부에 직접 존재할 수도 있고, 그 사이에 제3의 층이 개재되어질 수도 있다.
본 실시예에서는 ArF 포토레지스트의 식각 내성 특성을 확인하기 위하여 반도체 DRAM의 게이트 라인 형성을 위한 식각공정에 적용한 예이지만, 반드시 이에 한정되는 것은 아니다.
도 1 및 도 2는 본 발명의 일 실시예에 의한 반도체소자를 위한 건식 식각방법을 설명하기 위한 공정 단면도들이며, 도 3 내지 도 8은 도 2의 단계를 각 온도 조건별로 수행한 후의 주사전자현미경 사진들이다.
먼저, 도 1을 참조하면, 실리콘으로 된 반도체기판(10) 상에 게이트 산화막 (12)을 개재하여 게이트 라인으로 사용될 도전물질층을 형성한다. 본 실시예에서 상기 도전물질층은 폴리실리콘층(14) 및 그 위에 형성된 텅스텐실리사이드층(16)으로 구성되어 있다. 상기 폴리실리콘층(14)은 약 800 Å의 두께로 형성하였으며, 상기 텅스텐실리사이드층(16)은 약 1,000Å의 두께로 형성하였다.
한편, 상기 텅스텐실리사이드층(16)상에는 식각공정시 하드 마스크로서의 역할을 하는 실리콘나이트라이드층(18)을 약 2,000Å의 두께로 형성하였으며, 상기 실리콘나이트라이드층(18) 상에는 포토리소그라피 공정시 포토레지스트층에 대한 반사방지막으로서 유기 반사방지막(20)을 약 600Å의 두께로 형성하였다.
이어서, 상기 유기 반사방지막(20) 상에는 ArF용 포토레지스트층(22)을 약 3,000Å의 두께로 코팅한다. 상기 포토레지스트층(22)은 노광파장이 193 nm인 ArF 엑시머 레이져를 노광광원으로 사용하는 포토리소그라피 공정에 적용할 수 있는 포토레지스트를 선택하여 사용할 수 있다. 예를 들어, 유리화온도(Tg)가 170 내지 180℃이며, 포토레지스트 물질내의 전체 원자수에 대하여 탄소원자의 갯수와 산소원자의 갯수의 차이를 상관관계로 규정한 오니시 파라미터(Ohnish Parameter)가 3.2인 상품명 SASK68C2인 포토레지스트 물질을 사용하거나, 유리화온도(Tg)가 170 내지 180℃이며, 오니시 파라미터가 3.7인 상품명 PAR-101인 포토레지스트 물질을 사용할 수 있다.
이어서, 상기 포토레지스트층(22)인 형성된 반도체기판(10)을 노광설비로 이송시킨 후, 상기 포토레지스트층(22)에 대하여 노광파장이 193 nm이하인 ArF 엑시머 레이져를 사용하여 통상의 노광공정을 실시하고, 현상액을 이용하여 노광된 부위를 제거하여 도 1과 같은 라인 및 스페이서 형태의 포토레지스트 패턴을 형성한다.
계속하여, 포토레지스트 패턴이 형성된 반도체기판(10)을 일정한 진공도로 유지되는 건식 식각챔버내로 로딩한 후, 상기 포토레지스트 패턴을 식각마스크로 하는 건식 식각공정을 수행한다. 본 실시예의 식각챔버내에는 반도체기판(10)을 로딩하여 장착할 수 있는 스테이지가 구비되며, 상기 스테이지는 스테이지를 냉각시키는 냉매의 온도를 제어하는 칠러와 연결된다. 상기 칠러는 스테이지내에 형성된 냉매 라인과 상기 식각챔버 외부에 형성된 냉각수 공급원과 연결되어 있으며, 식각공정 중에 반도체기판(10)의 온도를 일정한 온도 이하로 유지하도록 해준다.
도 1에서는 상기 포토레지스트 패턴을 식각마스크로 하여 상기 반사방지막 (20)을 식각한 단계를 나타낸다. 상기 반사방지막(20)에 대한 식각공정은 상기 식각챔버 내의 압력을 240 mTorr로 하였으며, 식각가스의 유량을 O2가스 6 sccm, CF4가스 40 sccm, Ar 가스 800 sccm으로 하였으며, 75초동안 실시하였다. 이때, 과식각(over etching)은 50% 정도 실시하였다.
이어서, 실리콘나이트라이드층(18)을 식각하기 전에, 식각가스의 공급을 차단하여 식각가스 등의 공정조건을 변화시키기 위해 공정 안정화(stabilization) 공정을 수행한다. 상기 안정화 공정은 예를 들어, 아르곤 가스 등과 같은 불활성 가스를 공급하면서 수행한다.
계속하여, 도 2를 참조하면, 상기 포토레지스트 패턴을 식각마스크로 하여 상기 실리콘나이트라이드층(18)을 식각하는 공정을 수행한다. 상기 실리콘나이트라이드층(18)에 대한 식각공정은 상기 식각챔버 내의 압력을 240 mTorr로반사방지막(20)의 식각공정시와 동일하게 유지하였으며, 식각가스의 유량을 O2가스 8 sccm, CF4가스 10 sccm, CHF3가스 30 sccm, Ar 가스 800 sccm으로 하였으며, 식각종료점이후 과식각을 약 40% 정도 실시하였다.
한편, 본 실시예에서 상기 반사방지막(20) 및 실리콘나이트라이드층(18)에 대한 식각공정시 포토레지스트 패턴의 식각 내성 특성을 온도와의 관계에서 살펴보기 위해, 상기 반도체기판(10)이 장착되는 스테이지와 연결된 칠러의 온도를 다양하게 설정하여 실험을 하였으며, 그 실험 결과를 도 3 내지 도 8에 나타내었다.
도 3 및 도 4는 종래의 건식 식각공정에서 노말온도인 20℃로 상기 칠러의 온도를 설정한 후 상기 반사방지막(20) 및 실리콘나이트라이드층(18)을 식각한 후의 패턴의 프로파일을 나타내는 주사전자현미경 사진들이며, 도 3은 측면 사진이고 도 4는 평면 사진을 각각 나타낸다. 도 3 및 도 4로부터 종래의 일반적인 온도조건하에서 식각공정을 수행하는 경우 ArF 포토레지스트의 식각 내성이 현저히 감소함에 따라 포토레지스트 패턴이 구불구불하게 휘는 위글링 현상이 나타나며, 포토레지스트 패턴의 상부 및 측면이 라디컬 또는 이온 등과 반응하여 거칠어지는 스트리에이션 현상이 나타나며, 패턴의 쓰러짐 현상도 나타남을 알 수 있다.
도 5 및 도 6은 5℃로 상기 칠러의 온도를 설정한 후 상기 반사방지막(20) 및 실리콘나이트라이드층(18)을 식각한 후의 패턴의 프로파일을 나타내는 주사전자현미경 사진들이며, 도 5은 측면 사진이고 도 6은 평면 사진을 각각 나타낸다. 도 5 및 도 6으로부터 종래의 일반적인 온도조건하에서 식각공정을 수행하는 경우 나타나던 위글링 현상, 스트리에이션 현상 및 패턴의 쓰러짐 현상이 현저히 감소함을 알 수 있다.
도 7 및 도 8은 -10℃로 상기 칠러의 온도를 설정한 후 상기 반사방지막(20) 및 실리콘나이트라이드층(18)을 식각한 후의 패턴의 프로파일을 나타내는 주사전자현미경 사진들이며, 도 7은 측면 사진이고 도 8은 평면 사진을 각각 나타낸다. 도 7 및 도 8로부터 종래의 일반적인 온도조건하에서 식각공정을 수행하는 경우 나타나던 위글링 현상, 스트리에이션 현상 및 패턴의 쓰러짐 현상이 현저히 감소함을 알 수 있으며, 상기 5℃로 칠러 온도를 설정한 경우 보다도 패턴 프로파일이 훨씬 양호함을 알 수 있다.
본 실시예에서는 칠러의 설정온도를 종래에 일반적으로 사용하던 약 20℃의 경우와 그 이하의 저온으로 설정하는 실험들을 수행하였으며, 칠러의 설정온도를 5℃ 보다 높게 한 경우에는 여전히 위글링이나 스트리에이션 현상 등이 나타남을 확인하였으며, 적어도 칠러의 설정온도를 5℃이하로 하는 경우 포토레지스트 패턴의 식각 내성이 향상되어 양호한 패턴 프로파일을 얻을 수 있었다.
한편, 칠러의 설정온도를 저온으로 함에 따라 포토레지스트의 식각 내성은 향상되었으나, 일정한 온도 이하로 설정하는 경우 패턴의 포지티브 슬롭(positive slope)이 발생하기도 하였으나, 식각가스의 케미스트리를 조절하거나 과식각 시간을 조절함으로써 양호한 패턴 프로파일을 얻을 수 있었다. 그러나 칠러의 설정온도를 -20℃ 이하의 저온으로 설정한 경우 패턴의 포지티브 슬롭의 발생이 매우 심하여 양호한 패턴 프로파일을 얻는 것이 매우 힘들다는 것을 확인하였다.
본 실시예에서는 칠러의 설정온도와 포토레지트 패턴의 식각 내성 특성과의 관계를 설정하여 실험을 수행하였으며, 칠러의 설정온도와 스테이지상에 장착된 반도체기판(10)의 온도와의 관계도 동일한 개념으로 파악할 수 있을 것이다. 통상적으로 칠러의 설정온도에 비하여 식각공정 중에 그 스테이지상에 놓이는 반도체기판(10)의 온도가 약 30℃정도 높기 때문에 반도체기판(10)의 온도를 약 35℃ 이하의 온도로 유지하면서 상기 반사방지막(20) 및 실리콘나이트라이층(18)에 대하여 식각공정을 수행하는 경우 동일한 정도의 패턴 프로파일을 확보할 수 있을 것이다.
이상에서 설명한 본 실시예에서는 비록 건식 식각단계에서 온도조건을 저온화하는 것을 칠러의 설정온도와의 관계에서 설명하였지만, 식각공정의 온도조건을 저온화하는 것은 다양한 형태로 구현할 수 있다.
예를 들어, 전술한 바와 같이 상기 반사방지막(20)을 식각한 후 상기 실리콘나이트라이드층(18)에 대한 식각공정을 수행하기 전에 수행되는 공정 안정화 단계에서 아르곤 등의 불활성 가스의 유량을 증가시킴으로써 식각챔버내의 온도를 저온화할 수 있다. 또 다른 예로써, 식각공정중에 반도체기판을 식각챔버로부터 언로딩한 후, 식각챔버 내로 퍼지가스를 공급하여 식각챔버내의 온도를 저온화한 후 다시 반도체기판을 로딩한 후 식각공정을 계속할 수도 있다.
한편, 본 실시예에서는 ArF 포토레지스트의 식각 내성 특성을 확인하기 위해 비록 반도체 DRAM의 게이트 라인 형성 단계를 적용하였지만, 본 발명은 비트라인 형성 공정 등의 다양한 반도체소자의 제조 단계에서 적용할 수 있음은 물론이다.
나아가, 본 실시예에서는 비록 ArF용 포토레지스트를 적용하여 설명하였지만, 본 발명은 그 이상의 단파장의 경우, 예를 들어 차세대 포토리소그라피 기술로 개발되고 있는 노광파장이 157 nm인 F2공정에도 적용할 수 있을 것이다.
본 발명에 따르면, 건식 식각 내성이 매우 불량한 ArF 포토레지스트 패턴을 사용하여 식각공정을 수행하는 경우에 식각온도를 일정 온도 이하의 저온하에서 수행함으로써 포토레지스트 패턴의 식각 내성이 현저히 증가하게 되며, 따라서 위글링, 스트리에이션 또는 패턴의 쓰러짐 현상등이 방지되어 양호한 식각 패턴을 확보할 수 있다.

Claims (19)

  1. 반도체기판상에 피식각물질층을 형성하는 단계;
    상기 피식각물질층상에 파장 193 nm 이하의 노광광원용 포토레지스트를 사용하여 포토레지스트 패턴을 형성하는 단계;
    상기 포토레지스트 패턴이 형성된 반도체기판을 건식 식각챔버 내의 칠러를 포함하는 스테이지상으로 로딩하는 단계; 및
    상기 칠러의 설정온도를 -20℃ 내지 5℃의 범위내에서 제어함으로써 상기 반도체기판을 소정의 온도 이하로 저온화하여 상기 피식각물질층을 건식 식각하는 단계를 포함하는 반도체소자를 위한 건식 식각방법.
  2. 제 1 항에 있어서, 상기 포토레지스트 패턴을 형성하는 단계에서 파장 193nm 이하의 노광광원을 사용하여 노광공정을 수행하는 것을 특징으로 하는 반도체소자를 위한 건식 식각방법.
  3. 제 1 항에 있어서, 상기 포토레지스트 패턴을 형성하기 전에 상기 피식각물질층상에 유기 반사방지층을 더 형성하는 것을 특징으로 하는 반도체소자를 위한 건식 식각방법.
  4. 삭제
  5. 삭제
  6. 제 1 항에 있어서, 상기 반도체기판의 온도는 35℃ 이하로 유지하여 건식 식각하는 것을 특징으로 하는 반도체소자를 위한 건식 식각방법.
  7. 제 1 항에 있어서, 상기 반도체기판의 온도를 저온화하여 식각하는 단계는,
    상기 식각단계중에 상기 반도체기판을 상기 식각챔버로부터 언로딩하는 단계;
    상기 식각챔버 내를 퍼지가스로 퍼지하는 단계; 및
    상기 반도체기판을 상기 식각챔버내로 다시 로딩하여 식각하는 단계를 포함하는 것을 특징으로 하는 반도체소자를 위한 건식 식각방법.
  8. 제 1 항에 있어서, 상기 반도체기판의 온도를 저온화하여 식각하는 단계는,
    상기 식각단계중에 상기 반도체기판을 안정화하는 단계에서 상기 식각챔버 내로 불활성가스의 유량을 증가시켜 온도를 저온화하는 것을 특징으로 하는 반도체소자를 위한 건식 식각방법.
  9. 반도체기판상에 도전물질층을 형성하는 단계;
    상기 도전물질층상에 실리콘나이트라이드층을 형성하는 단계;
    상기 실리콘나이트라이드층상에 반사방지층을 형성하는 단계;
    상기 반사방지층상에 ArF용 포토레지스트 패턴을 형성하는 단계;
    상기 포토레지스트 패턴이 형성된 반도체기판을 건식 식각챔버 내의 스테이지상으로 로딩하는 단계; 및
    상기 포토레지스트 패턴을 식각마스크로 하여 상기 반도체기판을 소정의 온도 이하로 저온화하여 상기 반사방지층 및 실리콘나이트라이드층을 건식 식각하는 단계를 포함하는 반도체소자를 위한 건식 식각방법.
  10. 제 9 항에 있어서, 상기 도전물질층은 폴리실리콘층 및 텅스텐실리사이드층으로 이루어진 것임을 특징으로 하는 반도체소자를 위한 건식 식각방법.
  11. 제 9 항에 있어서, 상기 스테이지는 상기 스테이지를 냉각시키는 냉매의 온도를 제어하는 칠러와 연결되며, 상기 반사방지층 및 실리콘나이트라이드층의 식각 단계에서 상기 반도체기판을 저온화하는 것은 상기 칠러의 설정온도를 제어함으로써 수행하는 것을 특징으로 하는 반도체소자를 위한 건식 식각방법.
  12. 제 11 항에 있어서, 상기 칠러의 온도는 -20℃ 내지 5℃ 의 범위내에서 설정하는 것을 특징으로 하는 반도체소자를 위한 건식 식각방법.
  13. 제 1 항에 있어서, 상기 반도체기판의 온도는 35℃ 이하로 유지하여 건식 식각하는 것을 특징으로 하는 반도체소자를 위한 건식 식각방법.
  14. 제 9 항에 있어서, 상기 반도체기판의 온도를 저온화하여 식각하는 단계는,
    상기 식각단계중에 상기 반도체기판을 안정화하는 단계에서 상기 식각챔버 내로 불활성가스의 유량을 증가시켜 온도를 저온화하는 것을 특징으로 하는 반도체소자를 위한 건식 식각방법.
  15. 제 9 항에 있어서, 상기 포토레지스트는 오니시(Ohnish) 파라미터가 3.2 이상인 포토레지스트를 사용하는 것을 특징으로 하는 반도체소자를 위한 건식 식각방법.
  16. 제 9 항에 있어서, 상기 포토레지스트는 3,000 내지 4,000 Å의 두께로 형성하는 것을 특징으로 하는 반도체소자를 위한 건식 식각방법.
  17. 제 16 항에 있어서, 상기 실리콘나이트라이드층은 2,000 Å 이상의 두께로 형성하는 것을 특징으로 하는 반도체소자를 위한 건식 식각방법.
  18. 제 10 항에 있어서, 상기 반사방지층은 O2및 CF4가스를 포함하는 식각가스를 사용하여 수행하는 것을 특징으로 하는 반도체소자를 위한 건식 식각방법.
  19. 제 10 항에 있어서, 상기 실리콘나이트라이드층은 O2, CF4, CHF3및 Ar 가스를 포함하는 식각가스를 사용하여 수행하는 것을 특징으로 하는 반도체소자를 위한 건식 식각방법.
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100460068B1 (ko) * 2002-08-05 2004-12-04 주식회사 하이닉스반도체 반도체소자의 금속배선 형성방법
KR100858874B1 (ko) * 2002-12-26 2008-09-17 주식회사 하이닉스반도체 불화아르곤 노광원을 이용한 반도체소자 제조방법
DE102005004410B4 (de) * 2005-01-31 2010-09-16 Advanced Micro Devices, Inc., Sunnyvale Verfahren zum Ausbilden einer Halbleiterstruktur mit Bemustern einer Schicht aus einem Material
KR100875653B1 (ko) * 2006-06-30 2008-12-26 주식회사 하이닉스반도체 반도체 소자의 미세 패턴 형성 방법
JP6170378B2 (ja) * 2013-08-29 2017-07-26 東京エレクトロン株式会社 エッチング方法
US20230014644A1 (en) * 2019-12-13 2023-01-19 National Research Council Of Canada Vertically tapered spot size converter and method for fabricating the same

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR890003002A (ko) * 1987-07-29 1989-04-12 미다 가쓰시게 드라이 에칭 방법
JPH04233728A (ja) * 1990-12-28 1992-08-21 Sony Corp ドライエッチング方法
JPH10199789A (ja) * 1997-01-10 1998-07-31 Sony Corp 反射防止膜及びパターンニング方法
KR19980050124A (ko) * 1996-12-20 1998-09-15 김영환 반도체소자의 금속 배선 형성방법
KR19990004915A (ko) * 1997-06-30 1999-01-25 김영환 반도체 장치의 콘택홀 형성방법

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2734908B2 (ja) * 1992-10-28 1998-04-02 住友金属工業株式会社 プラズマ処理装置
US5571366A (en) * 1993-10-20 1996-11-05 Tokyo Electron Limited Plasma processing apparatus
US5763327A (en) * 1995-11-08 1998-06-09 Advanced Micro Devices, Inc. Integrated arc and polysilicon etching process
JPH09293707A (ja) * 1996-04-30 1997-11-11 Matsushita Electron Corp 基板冷却装置および半導体製造装置
US6107135A (en) * 1998-02-11 2000-08-22 Kabushiki Kaisha Toshiba Method of making a semiconductor memory device having a buried plate electrode
JP3373147B2 (ja) * 1998-02-23 2003-02-04 シャープ株式会社 フォトレジスト膜及びそのパターン形成方法
US6221776B1 (en) * 1998-05-05 2001-04-24 Cypress Semiconductor Corp. Anti-reflective coating used as a disposable etch stop
DE59914195D1 (de) * 1998-08-04 2007-03-29 Sram De Gmbh Schalter für fahrradgetriebe
US6207583B1 (en) * 1998-09-04 2001-03-27 Alliedsignal Inc. Photoresist ashing process for organic and inorganic polymer dielectric materials
US6221772B1 (en) * 1999-07-14 2001-04-24 United Microelectronics Corp. Method of cleaning the polymer from within holes on a semiconductor wafer
JP2001093888A (ja) * 1999-09-27 2001-04-06 Toshiba Corp 半導体装置の製造方法
US6177341B1 (en) * 2000-06-15 2001-01-23 Vanguard International Semiconductor Corporation Method for forming interconnections in semiconductor devices
KR20020047490A (ko) * 2000-12-13 2002-06-22 윤종용 실리콘을 함유하는 감광성 폴리머 및 이를 포함하는레지스트 조성물
US20030068898A1 (en) * 2001-10-10 2003-04-10 Chun-Hung Lee Dry etching method for manufacturing processes of semiconductor devices
JP3921234B2 (ja) * 2002-02-28 2007-05-30 キヤノンアネルバ株式会社 表面処理装置及びその製造方法
US6649532B1 (en) * 2002-05-09 2003-11-18 Applied Materials Inc. Methods for etching an organic anti-reflective coating

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR890003002A (ko) * 1987-07-29 1989-04-12 미다 가쓰시게 드라이 에칭 방법
JPH04233728A (ja) * 1990-12-28 1992-08-21 Sony Corp ドライエッチング方法
KR19980050124A (ko) * 1996-12-20 1998-09-15 김영환 반도체소자의 금속 배선 형성방법
JPH10199789A (ja) * 1997-01-10 1998-07-31 Sony Corp 反射防止膜及びパターンニング方法
KR19990004915A (ko) * 1997-06-30 1999-01-25 김영환 반도체 장치의 콘택홀 형성방법

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